{"id":33621,"date":"2019-10-31T21:53:47","date_gmt":"2019-10-31T18:53:47","guid":{"rendered":"https:\/\/prohoster.info\/blog\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620\/"},"modified":"2019-10-31T21:53:47","modified_gmt":"2019-10-31T18:53:47","slug":"additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/administrirovanie\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","title":{"rendered":"Zus\u00e4tzliche Uplinks in der Architektur der Intel C620 Systemlogik","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

In der Architektur von x86-Plattformen gibt es zwei Str\u00f6mungen, die sich gegenseitig erg\u00e4nzen. Einerseits wird die Integration von Rechen- und Steuerressourcen auf einem Chip angestrebt. Andererseits bef\u00fcrwortet der zweite Ansatz eine Verteilung der Aufgaben: Der Prozessor wird mit einem leistungsf\u00e4higen Bus ausgestattet, der ein skalierbares \u00d6kosystem f\u00fcr die Peripherie formt. Dies bildet die Grundlage f\u00fcr die Systemlogik-Typologie Intel C620 f\u00fcr hochgradierte Plattformen.<\/a><\/noindex><\/p>\n

Der grundlegende Unterschied zum vorherigen Chipset Intel C610 besteht in der Erweiterung des Kommunikationskanals zwischen dem Prozessor und der Peripherie, die in den PCH-Chip integriert ist, durch die Nutzung von PCIe-Links neben dem traditionellen DMI-Bus.<\/p>\n

\"Zus\u00e4tzliche
\n
\nLassen Sie uns die Neuerungen des Intel Lewisburg Southbridge n\u00e4her betrachten: Welche evolution\u00e4ren und revolution\u00e4ren Ans\u00e4tze wurden zur Erweiterung seiner Befugnisse in der Kommunikation mit Prozessoren verfolgt?<\/p>\n

Evolution\u00e4re Ver\u00e4nderungen in der Kommunikation zwischen CPU und PCH<\/h2>\n

\nIm Rahmen eines evolution\u00e4ren Ansatzes erhielt der Hauptkommunikationskanal der CPU mit dem Southbridge, n\u00e4mlich der DMI (Direct Media Interface)-Bus, Unterst\u00fctzung f\u00fcr den PCIe x4 Gen3-Modus mit einer Leistung von 8,0 GT\/S. Zuvor wurde im Intel C610 PCH die Kommunikation zwischen Prozessor und Systemlogik im PCIe x4 Gen2-Modus mit einer Durchsatzrate von 5,0 GT\/S durchgef\u00fchrt.<\/p>\n

\"Zus\u00e4tzliche
\n
\nVergleich der Funktionalit\u00e4t der Systemlogik Intel C610 und C620<\/em><\/p>\n

Es ist anzumerken, dass dieses Subsystem deutlich konservativer ist als die integrierten PCIe-Ports des Prozessors, die normalerweise zur Verbindung von GPUs und NVMe-Speicher verwendet werden, wo bereits seit langem PCIe 3.0 eingesetzt wird und der \u00dcbergang zu PCI Express Gen4 geplant ist.<\/p>\n

Revolution\u00e4re Ver\u00e4nderungen in der Kommunikation zwischen CPU und PCH<\/h2>\n

\nZu den revolution\u00e4ren Ver\u00e4nderungen geh\u00f6rt die Hinzuf\u00fcgung neuer PCIe-Kan\u00e4le zur Kommunikation zwischen CPU und PCH, die als Additional Uplinks bezeichnet werden. Physisch handelt es sich um zwei PCI Express-Ports, die im PCIe x8 Gen3- und PCIe x16 Gen3-Modus arbeiten, beide mit 8,0 GT\/S.<\/p>\n

\"Zus\u00e4tzliche
\n
\nF\u00fcr die Interaktion zwischen CPU und Intel C620 PCH werden 3 Busse verwendet: DMI und zwei PCI Express-Ports<\/em><\/p>\n

Warum war eine \u00dcberpr\u00fcfung der bestehenden Kommunikations-Topologie mit dem Intel C620 erforderlich? Erstens kann im PCH bis zu 4x 10GbE-Netzwerkcontroller mit RDMA-Funktionalit\u00e4t integriert werden. Zweitens sorgt die neue und schnellere Generation der Intel QuickAssist Technology (QAT-Co-Prozessoren) f\u00fcr die Verschl\u00fcsselung des Netzwerkverkehrs und den Austausch mit dem Speichersystem, was eine hardwaregest\u00fctzte Unterst\u00fctzung f\u00fcr Kompression und Verschl\u00fcsselung bietet. Und schlie\u00dflich der \u201eInnovation Engine\u201c \u2014 Innovation Engine<\/a><\/noindex>, der nur f\u00fcr OEM-Hersteller verf\u00fcgbar sein wird.<\/p>\n

Skalierbarkeit und Flexibilit\u00e4t<\/h2>\n

\nEine wichtige Eigenschaft ist die M\u00f6glichkeit, nicht nur die Topologie der PCH-Verbindung, sondern auch die Priorit\u00e4ten der internen Ressourcen des Chips im Zugang zu Hochgeschwindigkeitskommunikationskan\u00e4len mit der (den) zentralen Prozess(ors) zu w\u00e4hlen. Dar\u00fcber hinaus wird im speziellen EPO (EndPoint Only Mode) das PCH als ein normales PCI Express-Ger\u00e4t mit 10 GbE-Ressourcen und Intel QAT verbunden. Dabei sind die klassische DMI-Schnittstelle sowie mehrere Legacy-Subsysteme, die in der Abbildung schwarz dargestellt sind, deaktiviert.<\/p>\n

\"Zus\u00e4tzliche
\n
\nDie interne Architektur des Intel C620 PCH<\/em><\/p>\n

Theoretisch erm\u00f6glicht dies die Nutzung von mehr als einem Intel C620 PCH-Chipsatz im System, wobei die Funktionalit\u00e4t von 10 GbE und Intel QAT entsprechend den Leistungsanforderungen skaliert wird. Legacy-Funktionen, die nur einmal ben\u00f6tigt werden, k\u00f6nnen jedoch nur bei einem der installierten PCH-Chips\u00e4tze aktiviert werden.<\/p>\n

Das letzte Wort im Design liegt somit beim Plattformentwickler, der sowohl technologische als auch marketingtechnische Faktoren gem\u00e4\u00df der Positionierung jedes einzelnen Produktes ber\u00fccksichtigt.
\n
Quelle: habr.com<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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Einer Theorie zufolge muss der Weg in Richtung Integration von Rechen- und Steuerressourcen in einem einzigen Chip f\u00fchren. Der andere Ansatz setzt auf eine Aufteilung der Verantwortlichkeiten: Der Prozessor wird mit einem leistungsstarken Bus ausgestattet, der ein skalierbares Peripherie-\u00d6kosystem bildet. Dies bildet die Grundlage f\u00fcr die Topologie der Systemlogik Intel C620 f\u00fcr hochgradige Plattformen. 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