{"id":36093,"date":"2019-10-31T22:09:35","date_gmt":"2019-10-31T19:09:35","guid":{"rendered":"https:\/\/prohoster.info\/blog\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov\/"},"modified":"2019-10-31T22:09:35","modified_gmt":"2019-10-31T19:09:35","slug":"intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/news\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","title":{"rendered":"Intel hat neue Werkzeuge f\u00fcr die Multi-Chip-Paketierung von Chips vorgestellt.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Im Hinblick auf die bevorstehende Grenze in der Chipproduktion, die durch die Unm\u00f6glichkeit eines weiteren Ma\u00dfstabreduzierens entsteht, r\u00fcckt die Mehrchip-Paketierung von Kristallen in den Vordergrund. Die Leistung der Prozessoren der Zukunft wird an der Komplexit\u00e4t oder besser gesagt an der Vielseitigkeit der L\u00f6sungen gemessen. Je mehr Funktionen einem kleinen Prozessorchip zugewiesen werden, desto leistungsf\u00e4higer und effizienter wird die gesamte Plattform sein. Dabei wird der Prozessor selbst eine Plattform aus einer Vielzahl heterogener Kristalle darstellen, die durch ein Hochgeschwindigkeits-Bus-System verbunden sind, das in nichts hinter einem monolithischen Kristall zur\u00fcckstehen wird, sowohl hinsichtlich Geschwindigkeit als auch Verbrauch. Anders ausgedr\u00fcckt, der Prozessor wird sowohl das Motherboard als auch eine Erweiterungskarte inklusive Speicher, Peripherie und mehr darstellen.<\/p>\n

\"Intel<\/p>\n

Die Firma Intel hat bereits die Implementierung zweier eigener Technologien zur r\u00e4umlichen Verpackung heterogener Kristalle in einem Geh\u00e4use demonstriert. Dies sind die Technologien EMIB und Foveros<\/a><\/noindex>. Die erste besteht aus in die \"Montage\"-Unterlage integrierten Br\u00fccken-Interfaces f\u00fcr die horizontale Anordnung von Chips, w\u00e4hrend die zweite eine dreidimensionale oder gestapelte Anordnung von Chips mit der Verwendung von durchgehenden vertikalen Metallisierungsstimkan\u00e4len (TSVs) darstellt. Mit der EMIB-Technologie stellt das Unternehmen FPGA der Generation Stratix X und hybride Prozessoren der Kaby Lake G-Reihe her, und die Foveros-Technologie wird in der zweiten H\u00e4lfte dieses Jahres in kommerziellen Produkten umgesetzt. Beispielsweise werden damit Notebook-Prozessoren der Lakefield-Reihe hergestellt.<\/p>\n

Unbestritten wird Intel damit nicht aufh\u00f6ren und die Technologien zur progressiven Verpackung von Kristallen weiterhin aktiv entwickeln. Die Wettbewerber tun dasselbe. Sowohl TSMC<\/a><\/noindex>als auch Samsung entwickeln Technologien zur r\u00e4umlichen Anordnung von Kristallen (Chiplets) und beabsichtigen, die Decke neuer M\u00f6glichkeiten weiter auf sich zu ziehen.<\/p>\n

\"Intel<\/p>\n

K\u00fcrzlich hat das Unternehmen Intel auf der SEMICON West-Konferenz erneut ein experimentelles 32-nm-Prozessor-Design Claremont (auf einer Architektur, die der Intel P54C \u00e4hnelt) mit 6 Millionen Transistoren auf einem Chip von etwa 2 mm\u00b2. Die Logik dieses Prozessors begann bei einer Spannung von 380 mV bei einer Frequenz von 10 MHz zu arbeiten und ben\u00f6tigte dabei einen Verbrauch von etwa 1,5 mW. Im Leerlauf mit einfachen Hintergrundaufgaben konnte der Prozessor bei einem Verbrauch von 10 mW betrieben werden. Was sind 10 mW? Zum Vergleich: Eine gew\u00f6hnliche LED-Anzeige im Ladeger\u00e4t eines Smartphones verbraucht bis zu 60 mW, und dabei ist ihr einziger Zweck, um h\u00fcbsch auszusehen. Der experimentelle energiesparende Prozessorkern Intel Claremont ben\u00f6tigt zum Starten eine Stromquelle mit sechsmal geringerer Leistung.<\/a><\/noindex>, dass ihre Technologien f\u00fcr die Mehrchip-Paketierung in gutem Tempo vorankommen. Auf der Veranstaltung wurden drei Technologien vorgestellt, deren Umsetzung in naher Zukunft stattfinden wird. Es muss gesagt werden, dass keine dieser Technologien zu industriellen Standards werden wird. Alle Entwicklungen von Intel werden f\u00fcr das Unternehmen selbst aufbewahrt, und werden nur Kunden f\u00fcr die Vertragsproduktion angeboten.<\/p>\n

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Die erste von drei neuen Technologien zur r\u00e4umlichen Verpackung von Chiplets ist Co-EMIB. Dies ist eine Kombination aus der kosteng\u00fcnstigen EMIB-Br\u00fccken-Technologie und den Foveros-Chiplets. Multichip-Stack-Architekturen von Foveros k\u00f6nnen mit horizontalen EMIB-Verbindungen in komplexe Systeme integriert werden, ohne die Bandbreite oder Leistung zu beeintr\u00e4chtigen. Intel behauptet, dass die Latenz und Bandbreite aller mehrstufigen Schnittstellen nicht schlechter sein werden als bei einem monolithischen Chip. Tats\u00e4chlich wird durch die extreme Dichte der Anordnung heterogener Chips die Gesamtleistung und Energieeffizienz der L\u00f6sung und der Schnittstellen sogar h\u00f6her sein als bei einer monolithischen L\u00f6sung.<\/p>\n

Erstmals kann die Co-EMIB-Technologie zur Herstellung hybrider Intel-Prozessoren f\u00fcr den Supercomputer Aurora umgesetzt werden, dessen Lieferung Ende 2021 erwartet wird (eine gemeinsame Projekt von Intel und Cray). Ein Prototyp des Prozessors wurde auf der SEMICON West als Stapel von 18 kleinen Chips auf einem gro\u00dfen Chip (Foveros) pr\u00e4sentiert, wobei einige von ihnen mithilfe einer horizontalen EMIB-Verbindung verbunden wurden.<\/p>\n

Die zweite von drei neuen Technologien f\u00fcr die r\u00e4umliche Verpackung von Chips bei Intel wird Omni-Directional Interconnect (ODI) genannt. Diese Technologie ist nichts anderes als die Verwendung von EMIB- und Foveros-Schnittstellen f\u00fcr die horizontale und vertikale elektrische Verbindung von Chips. Die Ausgliederung von ODI als eigenst\u00e4ndigen Punkt wurde dadurch motiviert, dass das Unternehmen die Stromversorgung der Chiplets im Stapel mithilfe von vertikalen TSVs-Verbindungen realisiert hat. Dieser Ansatz erm\u00f6glicht eine effiziente Stromverteilung. Zudem wurde der Widerstand der 70-\u00b5m-TSV-Kan\u00e4le zur Stromversorgung erheblich gesenkt, was die Anzahl der f\u00fcr die Stromversorgung ben\u00f6tigten Kan\u00e4le reduziert und Platz auf dem Chip f\u00fcr Transistoren freigibt (zum Beispiel).<\/p>\n

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Schlie\u00dflich nannte Intel die dritte Technologie f\u00fcr die r\u00e4umliche Verpackung das MDIO-Schnittstelle zwischen den Chips. Dies ist ein Advanced Interface Bus (AIB) in Form einer physikalischen Schicht f\u00fcr den interchip Signalwechsel. Genauer gesagt, handelt es sich um die zweite Generation des AIB-Busses, den Intel auf Anordnung von DARPA entwickelt. Die erste Generation des AIB wurde 2017 vorgestellt und konnte Daten mit einer Geschwindigkeit von 2 Gbit\/s \u00fcber jeden Kontakt \u00fcbertragen. Der MDIO-Bus wird einen Austausch mit einer Geschwindigkeit von 5,4 Gbit\/s erm\u00f6glichen. Dieser Link wird ein Konkurrent des TSMC LIPINCON-Busses. Die \u00dcbertragungsrate von LIPINCON ist h\u00f6her \u2013 8 Gbit\/s, aber der MDIO von Intel hat eine h\u00f6here Dichte von GByte\/s pro Millimeter: 200 gegen\u00fcber 67, sodass Intel eine Entwicklung pr\u00e4sentiert, die nicht schlechter ist als die des Konkurrenten.<\/p>\n

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Quelle: 3dnews.ru<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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