{"id":36093,"date":"2019-10-31T22:09:35","date_gmt":"2019-10-31T19:09:35","guid":{"rendered":"https:\/\/prohoster.info\/blog\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov\/"},"modified":"2019-10-31T22:09:35","modified_gmt":"2019-10-31T19:09:35","slug":"intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/novosti-interneta\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","title":{"rendered":"Intel hat neue Werkzeuge f\u00fcr die Multi-Chip-Packaging-Technologie vorgestellt.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Im Hinblick auf die nahende Grenze in der Chipproduktion, die durch die Unm\u00f6glichkeit einer weiteren Verkleinerung der Fertigungsprozesse entsteht, r\u00fcckt die Mehrchipverpackung in den Vordergrund. Die Leistung der Prozessoren der Zukunft wird an der Komplexit\u00e4t oder besser gesagt, der Vielseitigkeit der L\u00f6sungen gemessen. Je mehr Funktionen auf einem kleinen Prozessorchip vereint werden, desto leistungsf\u00e4higer und effizienter wird die gesamte Plattform. Der Prozessor selbst wird eine Plattform aus einer Vielzahl unterschiedlicher Chips darstellen, die \u00fcber eine Hochgeschwindigkeitsbus verbunden sind, die in Bezug auf Geschwindigkeit und Verbrauch nicht schlechter sein wird als bei einem einzigen monolithischen Chip. Anders ausgedr\u00fcckt, der Prozessor wird sowohl die Hauptplatine als auch eine Reihe von Erweiterungsplatinen umfassen, einschlie\u00dflich Speicher, Peripherieger\u00e4te und mehr.<\/p>\n

\"Intel<\/p>\n

Das Unternehmen Intel hat bereits die Implementierung zweier eigener Technologien f\u00fcr die r\u00e4umliche Verpackung heterogener Chips in einem Geh\u00e4use demonstriert. Diese Technologien sind EMIB und Foveros<\/a><\/noindex>. Die erste Technologie umfasst integrierte Br\u00fccken-Schnittstellen in einer \u201eMontage\u201c-Bodenplatte f\u00fcr die horizontale Anordnung von Chips, w\u00e4hrend die zweite eine 3D- oder Stapelanordnung von Chips mit unter anderem durchgehenden vertikalen metallisierten Kan\u00e4len (TSVs) ist. Mit der EMIB-Technologie bringt das Unternehmen die FPGA-Generation Stratix X und die hybriden Prozessoren Kaby Lake G auf den Markt. Die Foveros-Technologie wird in der zweiten Jahresh\u00e4lfte in kommerziellen Produkten umgesetzt. Beispielsweise werden damit Laptop-Prozessoren der Lakefield-Serie hergestellt.<\/p>\n

Selbstverst\u00e4ndlich wird Intel damit nicht aufh\u00f6ren und weiterhin aktiv Technologien zur fortschrittlichen Verpackung von Kristallen entwickeln. Die Wettbewerber tun das Gleiche. Sowohl TSMC<\/a><\/noindex>, als auch Samsung arbeiten an Technologien zur r\u00e4umlichen Anordnung von Kristallen (Chiplets) und beabsichtigen, weitere neue M\u00f6glichkeiten zu erkunden.<\/p>\n

\"Intel<\/p>\n

Vor kurzem hat Intel auf der Konferenz SEMICON West erneut wurde gezeigt<\/a><\/noindex>, dass sich ihre Technologien zur Mehrschichtverpackung in einem guten Tempo entwickeln. Auf der Veranstaltung wurden drei Technologien vorgestellt, deren Implementierung in naher Zukunft stattfinden wird. Es ist zu bemerken, dass keine dieser drei Technologien zum industriellen Standard werden wird. Alle Entwicklungen h\u00e4lt Intel f\u00fcr sich und wird sie nur ausgew\u00e4hlten Kunden im Rahmen von Auftragsfertigungen zur Verf\u00fcgung stellen.<\/p>\n

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Die erste der drei neuen Technologien f\u00fcr die r\u00e4umliche Verpackung von Chiplets ist Co-EMIB. Dies ist eine Kombination aus der kosteng\u00fcnstigen EMIB-Schnittstellentechnologie und den Foveros-Chiplets. Mehrschichtige Foveros-Konstruktionen k\u00f6nnen \u00fcber horizontale EMIB-Verbindungen zu komplexen Systemen verkn\u00fcpft werden, ohne die Bandbreite zu beeintr\u00e4chtigen oder die Leistung zu mindern. Intel behauptet, dass die Latenzzeiten und die Bandbreite aller mehrschichtigen Schnittstellen mindestens so gut sein werden wie bei einem monolithischen Chip. Tats\u00e4chlich wird durch die extrem hohe Dichte der Anordnung heterogener Chips die Gesamteffizienz und Energieeffizienz der L\u00f6sung und der Schnittstellen sogar h\u00f6her sein als bei monolithischen L\u00f6sungen.<\/p>\n

Erstmals kann die Co-EMIB-Technologie zur Herstellung hybrider Intel-Prozessoren f\u00fcr den Supercomputer Aurora eingesetzt werden, der Ende 2021 geliefert werden soll (ein gemeinsames Projekt von Intel und Cray). Der Prototyp des Prozessors wurde auf der SEMICON West als Stapel aus 18 kleinen Chips auf einem gro\u00dfen Chip (Foveros) gezeigt, wobei Paare horizontal \u00fcber die EMIB-Verbindung verbunden sind.<\/p>\n

Die zweite von drei neuen Technologien zur r\u00e4umlichen Chipverpackung von Intel nennt sich Omni-Directional Interconnect (ODI). Diese Technologie nutzt die EMIB- und Foveros-Schnittstellen f\u00fcr die horizontale und vertikale elektrische Verbindung von Chips. ODI wurde als eigener Punkt herausgestellt, da das Unternehmen die Stromversorgung der Chiplets im Stapel durch vertikale TSV-Verbindungen realisiert hat. Dieser Ansatz erm\u00f6glicht eine effektive Verteilung der Stromversorgung. Gleichzeitig wird der Widerstand der 70-\u03bcm-TSV-Kan\u00e4le f\u00fcr die Stromversorgung erheblich gesenkt, was die Anzahl der ben\u00f6tigten Kan\u00e4le f\u00fcr die Stromzufuhr reduziert und Platz auf dem Chip f\u00fcr Transistoren (zum Beispiel) freimacht.<\/p>\n

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Schlie\u00dflich hat Intel die dritte Technologie f\u00fcr die r\u00e4umliche Verpackung, das MDIO-Interface f\u00fcr den Kristall-Kristall-Austausch, vorgestellt. Dabei handelt es sich um den Advanced Interface Bus (AIB) auf physikalischer Ebene f\u00fcr den interkristallinen Signalaustausch. Genauer gesagt, ist dies die zweite Generation des AIB, die Intel im Auftrag der DARPA entwickelt. Die erste Generation wurde 2017 vorgestellt und erm\u00f6glichte eine Daten\u00fcbertragung von 2 Gbit\/s pro Kontakt. Der MDIO-Bus wird eine \u00dcbertragungsgeschwindigkeit von 5,4 Gbit\/s bieten. Diese Verbindung wird ein Konkurrent des TSMC LIPINCON-Busses. Die \u00dcbertragungsrate des LIPINCON ist mit 8 Gbit\/s h\u00f6her, jedoch weist Intel MDIO eine bessere Dichte von GByte\/s pro Millimeter auf: 200 gegen\u00fcber 67, weshalb Intel von einer Entwicklung spricht, die nicht schlechter ist als die des Wettbewerbers.<\/p>\n

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Quelle: 3dnews.ru<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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