{"id":77492,"date":"2020-04-10T19:42:45","date_gmt":"2020-04-10T17:42:45","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe"},"modified":"2020-04-10T19:42:45","modified_gmt":"2020-04-10T17:42:45","slug":"poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/news\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","title":{"rendered":"Vorsicht, ARM? Neue 64-Bit-Kerne von Synopsys ARC werden die Leistung verdreifachen","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Nicht viele wissen, dass die Prozessorarchitektur ARC eine der am weitesten verbreiteten Architekturen neben ARM, MIPS und x86 ist. In den 1980er Jahren entwickelt, findet die ARC-Architektur in verschiedenen Mikrocontrollern Anwendung und deckt ein breites Spektrum hochmoderner Produkte ab, wobei j\u00e4hrlich etwa 1,5 Milliarden<\/a><\/noindex> Ger\u00e4te produziert werden.<\/p>\n

Vor einigen Tagen k\u00fcndigte die Firma Synopsys eine neue Generation von 32- und 64-Bit-Prozessor-Kernen der ARC-Architektur an, die versprechen, die Leistung im Vergleich zu ihren Vorg\u00e4ngern zu verdreifachen und auch Systeme-on-Chip mit 12 Kernen zu erm\u00f6glichen. Somit werden die neuen Kerne Synopsys in die Lage versetzen, mit ARM in mehreren neuen Bereichen zu konkurrieren.<\/p>\n

«Eingebettete Anwendungen wie Controller f\u00fcr Solid-State-Laufwerke oder Netzwerkger\u00e4te werden immer komplexer, was eine signifikante Steigerung der Leistung bei begrenztem Energieverbrauch und Platz erfordert», sagte John Koeter, Senior Vice President f\u00fcr Marketing und Strategie im Bereich geistiges Eigentum bei Synopsys. «Mit der Einf\u00fchrung der neuen Architektur ARCv3 und der ARC-Kerne HS5x und HS6x k\u00f6nnen Entwickler die wachsenden Anforderungen an die Leistung ihrer SoCs heute und in Zukunft erf\u00fcllen».<\/p>\n

\"Vorsicht,
\n<\/center><\/p>\n

Die neuen Familien von Synopsys DesignWare ARC-Prozessoren umfassen 32-Bit-Kerne HS56\/HS57D\/HS58<\/a><\/noindex> und 64-Bit-Kerne HS66\/HS68<\/a><\/noindex>. Die neu angek\u00fcndigten Prozessoren sind f\u00fcr eine Vielzahl von Anwendungen vorgesehen, wie z. B. Controller f\u00fcr Solid-State-Laufwerke (SSD), Netzwerkcontroller, Autopiloten f\u00fcr Fahrzeuge, Infotainmentsysteme f\u00fcr Autos und viele andere. Angesichts der wachsenden Anforderungen an den Arbeitsspeicher werden die 64-Bit ARC HD6x Systeme mit 4,5 PB DRAM erm\u00f6glichen, w\u00e4hrend Ger\u00e4te auf Basis der ARC HD5x mit geringeren Kapazit\u00e4ten auskommen m\u00fcssen. Die tats\u00e4chlichen Mengen des unterst\u00fctzten Arbeitsspeichers werden jedoch eher durch das verwendete Betriebssystem diktiert, w\u00e4hrend die sichtbaren Vorteile von 64-Bit-CPUs in einer breiteren Pipeline und einer gr\u00f6\u00dferen Registerdatei liegen. <\/p>\n

Was die Designware-Architekturen ARC HS5x und Designware ARC HS6x betrifft, unterst\u00fctzen sie den ARCv3-Befehlssatz, der durch APEX-Instruktionen (ARC Processor EXtensions) erweitert werden kann, wenn einer der Kunden etwas Spezifisches ben\u00f6tigt. Dar\u00fcber hinaus ist der ARC HS57D mit einem digitalen Signalprozessor ARCv3DSP ausgestattet, der 150 Befehle unterst\u00fctzt. Die neuen Kerne haben eine Pipeline-Tiefe von 10 Stufen, k\u00f6nnen zwei Befehle pro Takt ausf\u00fchren und verf\u00fcgen \u00fcber ein 128-Bit-Floating-Point-Berechnungsmodul. Die fortschrittlichsten Versionen der Kerne unterst\u00fctzen einen L2-Cache mit einer Gr\u00f6\u00dfe von bis zu 16 MB.<\/p>\n

\"Vorsicht,<\/p>\n

Was die Leistung angeht, gibt Synopsys 3 DMIPS pro MHz in Ganzzahlberechnungen und 5,1 CoreMark pro MHz an, was f\u00fcr miniaturisierte Kerne mit minimalem Energieverbrauch sehr gut ist. So sind 3 DMIPS pro MHz — h\u00f6her als bei den recht leistungsstarken Prozessoren, Cortex-A55<\/a><\/noindex>, w\u00e4hrend 5,1 CoreMark pro MHz — \u00fcber jedem anderen liegt. ARM-Prozessor f\u00fcr Mikrocontroller.<\/a><\/noindex><\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
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Die Prozessor-Kerne Synopsys DesignWare ARC HS5x und HS6x
<\/strong><\/p>\n<\/td>\n<\/tr>\n

<\/td>\nHS5x<\/td>\nHS6x<\/td>\n<\/tr>\n
<\/td>\nHS56<\/td>\nHS57D<\/td>\nHS58<\/td>\nHS66<\/td>\nHS68<\/td>\n<\/tr>\n
Befehlssatz<\/td>\nARCv3<\/td>\n<\/tr>\n
APEX-Instruktionen<\/td>\nUnterst\u00fctzte<\/td>\n<\/tr>\n
Bitrate<\/td>\n32-Bit<\/td>\n64-Bit<\/td>\n<\/tr>\n
Befehle pro Takt<\/td>\n2<\/td>\n<\/tr>\n
Pipeline-L\u00e4nge<\/td>\n10 Stufen<\/td>\n<\/tr>\n
DSP<\/td>\n\u2014<\/td>\nARCv3DSP
150 Befehle<\/td>\n		\u2014<\/td>\n\u2014<\/td>\n\u2014<\/td>\n<\/tr>\n
FPU-Genauigkeit<\/td>\nFP16, FP32, FP64<\/td>\n<\/tr>\n
Prozessorcluster<\/td>\n12 Kerne<\/td>\n<\/tr>\n
Beschleuniger pro Cluster<\/td>\n16 Beschleuniger<\/td>\n<\/tr>\n
L1<\/td>\nBefehlscache + Datencache<\/td>\n<\/tr>\n
L2<\/td>\n\u2014<\/td>\n\u2014<\/td>\n16 MB<\/td>\n\u2014<\/td>\n16 MB<\/td>\n<\/tr>\n
Maximaler Speicher<\/td>\n64 GB (abh\u00e4ngig von OS)<\/td>\n4,5 Petabyte<\/td>\n<\/tr>\n
Frequenz (auf 16FFC)<\/td>\n1,8 GHz<\/td>\n<\/tr>\n
DMIPS<\/td>\n5400 DMIPS pro Kern \/ 3 DMIPS pro MHz<\/td>\n<\/tr>\n
CoreMark<\/td>\n9180 CoreMark pro Kern \/ 5,1 CoreMark pro MHz<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Eine der Schl\u00fcsselmerkmale der neuen DesignWare-Familie ARC HS5x und DesignWare ARC HS6x ist die M\u00f6glichkeit, Systeme auf einem Chip (system-on-chip, SoC) mit 12 allgemeinen Prozessorkernen und 16 spezialisierten Beschleunigern zu erstellen. Jeder Kern\/Beschleuniger in einem solchen Prozessor arbeitet mit einer eigenen Taktrate und verwendet ein eigenes Stromversorgungssystem, um die Energieeffizienz zu maximieren. Neben den neuen Kernen bietet Synopsys auch eine interne, cache-koh\u00e4rente Verbindung mit einer Daten\u00fcbertragungsrate von 800 GB\/s an. <\/p>\n

SoC dieser Art, die auf der ARC-Architektur basieren, sind heute nicht sehr verbreitet, doch in Anbetracht der vielversprechenden Prozessoren f\u00fcr autonome Systeme, Datenspeicherung, Datenstrommanagement, Multicore-Architektur und verschiedene Arten von Beschleunigern kommen sie sehr gelegen. Letzteres wird es Synopsys erm\u00f6glichen, mit ARM-Kernen um einen Platz in SoCs f\u00fcr die genannten Anwendungen zu konkurrieren, was bisher nicht der Fall war. So hat der Hersteller von SSDs Starblaze bereits Interesse an den Kernen DesignWare ARC HS5x und DesignWare ARC HS6x gezeigt. <\/p>\n

«Entwickler von Hochleistungs-Eingebetteten L\u00f6sungen stehen st\u00e4ndig neuen Herausforderungen gegen\u00fcber, wenn es darum geht, eine hohe Leistung bei gro\u00dfen Speichermengen und Einschr\u00e4nkungen in Bezug auf Energieverbrauch und Gr\u00f6\u00dfe zu erreichen», sagte Bruce Cheng, Chief Scientist von Starblaze. «Die M\u00f6glichkeiten der neuen 32-Bit-Prozessoren ARC HS5x und der 64-Bit-Prozessoren HS6x von Synopsys im Bereich der Multithreading-F\u00e4higkeit werden es uns erm\u00f6glichen, ein neues Niveau der Energieeffizienz zu erreichen, das von anderen derzeit auf dem Markt erh\u00e4ltlichen Prozessoren nicht angeboten wird».<\/p>\n

\"Vorsicht,<\/p>\n

Synopsys wird ab dem dritten Quartal 2020 die Kerne ARC HS56, HS57D, HS58, HS66, HS68 sowie deren Multiprozessor-Versionen HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP anbieten. Dar\u00fcber hinaus wird das Unternehmen das Paket ARC MetaWare Development Toolkit zur Entwicklung von Chips auf Basis der genannten Kerne anbieten sowie einen Simulator und Verifikator zur \u00dcberpr\u00fcfung der Funktionsf\u00e4higkeit von SoCs vor der Umsetzung in Silizium. Was die Unterst\u00fctzung durch Betriebssysteme angeht, werden die neuen Kerne mit einer Reihe von Linux-Distributionen, Zephyr sowie verschiedenen propriet\u00e4ren Betriebssystemen kompatibel sein.<\/p>\n

<\/p>\n

<\/center><\/p>\n

\t\t\t\t


\n\t\t\t\t\t\t\t\t<\/center>
Quelle: 3dnews.ru<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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