{"id":77492,"date":"2020-04-10T19:42:45","date_gmt":"2020-04-10T17:42:45","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe"},"modified":"2020-04-10T19:42:45","modified_gmt":"2020-04-10T17:42:45","slug":"poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/novosti-interneta\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","title":{"rendered":"Vorsicht, ARM? Die neuen 64-Bit-Kerne von Synopsys ARC erh\u00f6hen die Leistung um das Dreifache.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Wenige wissen, dass die Prozessorarchitektur ARC eine der am weitesten verbreiteten Architekturen ist, neben ARM, MIPS und x86. In den 1980er Jahren entwickelt, findet die ARC-Architektur Anwendung in verschiedenen Mikrocontrollern f\u00fcr eine Vielzahl von High-Tech-Produkten, und jedes Jahr werden auf Basis von ARC etwa 1,5 Milliarden<\/a><\/noindex> Ger\u00e4te produziert.<\/p>\n

K\u00fcrzlich hat die Firma Synopsys eine neue Generation von 32- und 64-Bit-ARC-Prozessor-Kernen angek\u00fcndigt, die versprechen, die Leistung im Vergleich zu ihren Vorg\u00e4ngern zu verdreifachen und es erm\u00f6glichen, Systeme-on-a-Chip mit 12 Kernen zu entwickeln. Somit werden die neuen Kerne Synopsys in die Lage versetzen, im Bereich ARM in mehreren neuen Richtungen zu konkurrieren.<\/p>\n

«\u0412\u0441\u0442\u0440\u0430\u0438\u0432\u0430\u0435\u043c\u044b\u0435 \u043f\u0440\u0438\u043b\u043e\u0436\u0435\u043d\u0438\u044f \u0432\u0440\u043e\u0434\u0435 \u043a\u043e\u043d\u0442\u0440\u043e\u043b\u043b\u0435\u0440\u043e\u0432 \u0434\u043b\u044f \u0442\u0432\u0435\u0440\u0434\u043e\u0442\u0435\u043b\u044c\u043d\u044b\u0445 \u043d\u0430\u043a\u043e\u043f\u0438\u0442\u0435\u043b\u0435\u0439 \u0438\u043b\u0438 \u0441\u0435\u0442\u0435\u0432\u043e\u0433\u043e \u043e\u0431\u043e\u0440\u0443\u0434\u043e\u0432\u0430\u043d\u0438\u044f \u0441\u0442\u0430\u043d\u043e\u0432\u044f\u0442\u0441\u044f \u0432\u0441\u0451 \u0431\u043e\u043b\u0435\u0435 \u0441\u043b\u043e\u0436\u043d\u044b\u043c\u0438, \u0447\u0442\u043e \u0442\u0440\u0435\u0431\u0443\u0435\u0442 \u0437\u043d\u0430\u0447\u0438\u0442\u0435\u043b\u044c\u043d\u043e\u0433\u043e \u0443\u0432\u0435\u043b\u0438\u0447\u0435\u043d\u0438\u044f \u043f\u0440\u043e\u0438\u0437\u0432\u043e\u0434\u0438\u0442\u0435\u043b\u044c\u043d\u043e\u0441\u0442\u0438 \u043f\u0440\u0438 \u043e\u0433\u0440\u0430\u043d\u0438\u0447\u0435\u043d\u043d\u043e\u043c \u044d\u043d\u0435\u0440\u0433\u043e\u043f\u043e\u0442\u0440\u0435\u0431\u043b\u0435\u043d\u0438\u0438 \u0438 \u0440\u0430\u0437\u043c\u0435\u0440\u0435», — \u0441\u043a\u0430\u0437\u0430\u043b \u0414\u0436\u043e\u043d \u041a\u0451\u0442\u0435\u0440 (John Koeter), \u0441\u0442\u0430\u0440\u0448\u0438\u0439 \u0432\u0438\u0446\u0435-\u043f\u0440\u0435\u0437\u0438\u0434\u0435\u043d\u0442 \u043f\u043e \u043c\u0430\u0440\u043a\u0435\u0442\u0438\u043d\u0433\u0443 \u0438 \u0441\u0442\u0440\u0430\u0442\u0435\u0433\u0438\u0438 \u0432 \u043e\u0431\u043b\u0430\u0441\u0442\u0438 \u0438\u043d\u0442\u0435\u043b\u043b\u0435\u043a\u0442\u0443\u0430\u043b\u044c\u043d\u043e\u0439 \u0441\u043e\u0431\u0441\u0442\u0432\u0435\u043d\u043d\u043e\u0441\u0442\u0438 \u0432 Synopsys. «\u0421 \u0432\u044b\u043f\u0443\u0441\u043a\u043e\u043c \u043d\u043e\u0432\u043e\u0439 \u0430\u0440\u0445\u0438\u0442\u0435\u043a\u0442\u0443\u0440\u044b ARCv3 \u0438 \u044f\u0434\u0435\u0440 ARC HS5x \u0438 HS6x \u0440\u0430\u0437\u0440\u0430\u0431\u043e\u0442\u0447\u0438\u043a\u0438 \u0441\u043c\u043e\u0433\u0443\u0442 \u0443\u0434\u043e\u0432\u043b\u0435\u0442\u0432\u043e\u0440\u0438\u0442\u044c \u0440\u0430\u0441\u0442\u0443\u0449\u0438\u0435 \u0442\u0440\u0435\u0431\u043e\u0432\u0430\u043d\u0438\u044f \u043a \u043f\u0440\u043e\u0438\u0437\u0432\u043e\u0434\u0438\u0442\u0435\u043b\u044c\u043d\u043e\u0441\u0442\u0438 \u0441\u0432\u043e\u0438\u0445 SoC \u0441\u0435\u0433\u043e\u0434\u043d\u044f \u0438 \u0432 \u0431\u0443\u0434\u0443\u0449\u0435\u043c».<\/p>\n

\"Vorsicht,
\n<\/center><\/p>\n

Die neuen Prozessorfamilien von Synopsys DesignWare ARC umfassen 32-Bit-Kerne HS56\/HS57D\/HS58<\/a><\/noindex> und 64-Bit-Kerne HS66\/HS68<\/a><\/noindex>. \u0421\u0432\u0435\u0436\u0435\u0430\u043d\u043e\u043d\u0441\u0438\u0440\u043e\u0432\u0430\u043d\u043d\u044b\u0435 \u043f\u0440\u043e\u0446\u0435\u0441\u0441\u043e\u0440\u044b \u043f\u0440\u0435\u0434\u043d\u0430\u0437\u043d\u0430\u0447\u0435\u043d\u044b \u0434\u043b\u044f \u0448\u0438\u0440\u043e\u043a\u043e\u0433\u043e \u043a\u0440\u0443\u0433\u0430 \u043f\u0440\u0438\u043b\u043e\u0436\u0435\u043d\u0438\u0439, \u0442\u0430\u043a\u0438\u0445 \u043a\u0430\u043a \u043a\u043e\u043d\u0442\u0440\u043e\u043b\u043b\u0435\u0440\u044b \u0434\u043b\u044f \u0442\u0432\u0435\u0440\u0434\u043e\u0442\u0435\u043b\u044c\u043d\u044b\u0445 \u043d\u0430\u043a\u043e\u043f\u0438\u0442\u0435\u043b\u0435\u0439 (SSD), \u0441\u0435\u0442\u0435\u0432\u044b\u0435 \u043a\u043e\u043d\u0442\u0440\u043e\u043b\u043b\u0435\u0440\u044b, \u0430\u0432\u0442\u043e\u043f\u0438\u043b\u043e\u0442\u044b \u0434\u043b\u044f \u0442\u0440\u0430\u043d\u0441\u043f\u043e\u0440\u0442\u043d\u044b\u0445 \u0441\u0440\u0435\u0434\u0441\u0442\u0432, \u0438\u043d\u0444\u043e\u0440\u043c\u0430\u0446\u0438\u043e\u043d\u043d\u043e-\u0440\u0430\u0437\u0432\u043b\u0435\u043a\u0430\u0442\u0435\u043b\u044c\u043d\u044b\u0435 \u0441\u0438\u0441\u0442\u0435\u043c\u044b \u0434\u043b\u044f \u0430\u0432\u0442\u043e\u043c\u043e\u0431\u0438\u043b\u0435\u0439 \u0438 \u043c\u043d\u043e\u0433\u0438\u0445 \u0434\u0440\u0443\u0433\u0438\u0445. \u041f\u0440\u0438\u043d\u0438\u043c\u0430\u044f \u0432\u043e \u0432\u043d\u0438\u043c\u0430\u043d\u0438\u0435 \u0440\u0430\u0441\u0442\u0443\u0449\u0438\u0435 \u0442\u0440\u0435\u0431\u043e\u0432\u0430\u043d\u0438\u044f \u043a \u043e\u0431\u044a\u0451\u043c\u0430\u043c \u043e\u043f\u0435\u0440\u0430\u0442\u0438\u0432\u043d\u043e\u0439 \u043f\u0430\u043c\u044f\u0442\u0438, 64-\u0440\u0430\u0437\u0440\u044f\u0434\u043d\u044b\u0435 ARC HD6x \u043f\u043e\u0437\u0432\u043e\u043b\u044f\u0442 \u0441\u043e\u0437\u0434\u0430\u0432\u0430\u0442\u044c \u0441\u0438\u0441\u0442\u0435\u043c\u044b \u0441 4,5 \u041f\u0431\u0430\u0439\u0442 DRAM, \u0432 \u0442\u043e \u0432\u0440\u0435\u043c\u044f \u043a\u0430\u043a \u0443\u0441\u0442\u0440\u043e\u0439\u0441\u0442\u0432\u0430\u043c \u043d\u0430 \u0431\u0430\u0437\u0435 ARC HD5x \u043f\u0440\u0438\u0434\u0451\u0442\u0441\u044f \u043e\u0433\u0440\u0430\u043d\u0438\u0447\u0438\u0442\u044c\u0441\u044f \u043c\u0435\u043d\u044c\u0448\u0438\u043c\u0438 \u043e\u0431\u044a\u0451\u043c\u0430\u043c\u0438. \u0412\u043f\u0440\u043e\u0447\u0435\u043c, \u0440\u0435\u0430\u043b\u044c\u043d\u044b\u0435 \u043e\u0431\u044a\u0451\u043c\u044b \u043f\u043e\u0434\u0434\u0435\u0440\u0436\u0438\u0432\u0430\u0435\u043c\u043e\u0439 \u043e\u043f\u0435\u0440\u0430\u0442\u0438\u0432\u043d\u043e\u0439 \u043f\u0430\u043c\u044f\u0442\u0438 \u0441\u043a\u043e\u0440\u0435\u0435 \u0431\u0443\u0434\u0443\u0442 \u043f\u0440\u043e\u0434\u0438\u043a\u0442\u043e\u0432\u0430\u043d\u044b \u0438\u0441\u043f\u043e\u043b\u044c\u0437\u0443\u0435\u043c\u043e\u0439 \u043e\u043f\u0435\u0440\u0430\u0446\u0438\u043e\u043d\u043d\u043e\u0439 \u0441\u0438\u0441\u0442\u0435\u043c\u043e\u0439, \u0430 \u0432\u0438\u0434\u0438\u043c\u044b\u0435 \u043f\u0440\u0435\u0438\u043c\u0443\u0449\u0435\u0441\u0442\u0432\u0430 64-\u0440\u0430\u0437\u0440\u044f\u0434\u043d\u044b\u0445 CPU — \u0431\u043e\u043b\u0435\u0435 \u0448\u0438\u0440\u043e\u043a\u0438\u043c \u043a\u043e\u043d\u0432\u0435\u0439\u0435\u0440\u043e\u043c \u0438 \u0431\u043e\u043b\u044c\u0448\u0438\u043c \u0444\u0430\u0439\u043b\u043e\u043c \u0440\u0435\u0433\u0438\u0441\u0442\u0440\u043e\u0432.<\/p>\n

Die DesignWare ARC HS5x und DesignWare ARC HS6x Architekturen unterst\u00fctzen den Befehlssatz ARCv3, der durch APEX-Instruktionen (ARC Processor EXtensions) erweitert werden kann, falls Kunden spezifische Anforderungen haben. Zudem ist der ARC HS57D mit einem digitalen Signalprozessor ARCv3DSP ausgestattet, der 150 Befehle unterst\u00fctzt. Die neuen Kerne verf\u00fcgen \u00fcber eine Pipeline-Tiefe von 10 Stufen, k\u00f6nnen zwei Befehle pro Taktzyklus ausf\u00fchren und sind mit einem 128-Bit-Floating-Point-Modul ausgestattet. Die fortschrittlichsten Versionen der Kerne unterst\u00fctzen dar\u00fcber hinaus einen sekund\u00e4ren Cache (L2) von bis zu 16 MB.<\/p>\n

\"Vorsicht,<\/p>\n

\u0415\u0441\u043b\u0438 \u0433\u043e\u0432\u043e\u0440\u0438\u0442\u044c \u043e \u043f\u0440\u043e\u0438\u0437\u0432\u043e\u0434\u0438\u0442\u0435\u043b\u044c\u043d\u043e\u0441\u0442\u0438, \u0442\u043e Synopsys \u0437\u0430\u044f\u0432\u043b\u044f\u0435\u0442 \u043f\u0440\u043e 3 DMIPS \u043d\u0430 \u041c\u0413\u0446 \u0432 \u0446\u0435\u043b\u043e\u0447\u0438\u0441\u043b\u0435\u043d\u043d\u044b\u0445 \u0432\u044b\u0447\u0438\u0441\u043b\u0435\u043d\u0438\u044f\u0445, \u0430 \u0442\u0430\u043a\u0436\u0435 5,1 CoreMark \u043d\u0430 \u041c\u0413\u0446, \u0447\u0442\u043e \u043e\u0447\u0435\u043d\u044c \u043d\u0435\u043f\u043b\u043e\u0445\u043e \u0434\u043b\u044f \u043c\u0438\u043d\u0438\u0430\u0442\u044e\u0440\u043d\u044b\u0445 \u044f\u0434\u0435\u0440 \u0441 \u043c\u0438\u043d\u0438\u043c\u0430\u043b\u044c\u043d\u044b\u043c \u044d\u043d\u0435\u0440\u0433\u043e\u043f\u043e\u0442\u0440\u0435\u0431\u043b\u0435\u043d\u0438\u0435\u043c. \u0422\u0430\u043a, 3 DMIPS \u043d\u0430 \u041c\u0413\u0446 — \u044d\u0442\u043e \u0432\u044b\u0448\u0435, \u0447\u0435\u043c \u0443 \u0434\u043e\u0432\u043e\u043b\u044c\u043d\u043e \u043c\u043e\u0449\u043d\u044b\u0445 \u043f\u0440\u043e\u0446\u0435\u0441\u0441\u043e\u0440\u043e\u0432 Cortex-A55<\/a><\/noindex>, \u0442\u043e\u0433\u0434\u0430 \u043a\u0430\u043a 5,1 CoreMark \u043d\u0430 \u041c\u0413\u0446 — \u0432\u044b\u0448\u0435, \u0447\u0435\u043c \u0443 \u043b\u044e\u0431\u043e\u0433\u043e ARM-Prozessor f\u00fcr Mikrocontroller.<\/a><\/noindex><\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
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Die Prozessorkerne Synopsys DesignWare ARC HS5x und HS6x
<\/strong><\/p>\n<\/td>\n<\/tr>\n

<\/td>\nHS5x<\/td>\nHS6x<\/td>\n<\/tr>\n
<\/td>\nHS56<\/td>\nHS57D<\/td>\nHS58<\/td>\nHS66<\/td>\nHS68<\/td>\n<\/tr>\n
Der Befehlssatz<\/td>\nARCv3<\/td>\n<\/tr>\n
APEX-Instruktionen<\/td>\nUnterst\u00fctzt<\/td>\n<\/tr>\n
Bit-Tiefe<\/td>\n32-Bit<\/td>\n64-Bit<\/td>\n<\/tr>\n
Befehle pro Takt<\/td>\n2<\/td>\n<\/tr>\n
Pipeline-L\u00e4nge<\/td>\n10 Stufen<\/td>\n<\/tr>\n
DSP<\/td>\n—<\/td>\nARCv3DSP
150 Befehle<\/td>\n		—<\/td>\n—<\/td>\n—<\/td>\n<\/tr>\n
FPU-Genauigkeit<\/td>\nFP16, FP32, FP64<\/td>\n<\/tr>\n
Prozessorcluster<\/td>\n12 Kerne<\/td>\n<\/tr>\n
Beschleuniger im Cluster<\/td>\n16 Beschleuniger<\/td>\n<\/tr>\n
L1<\/td>\nBefehlscache + Datencache<\/td>\n<\/tr>\n
L2<\/td>\n—<\/td>\n—<\/td>\n16 Megabyte<\/td>\n—<\/td>\n16 Megabyte<\/td>\n<\/tr>\n
Maximaler Speicher<\/td>\n64 Gigabyte (abh\u00e4ngig vom Betriebssystem)<\/td>\n4,5 Petabyte<\/td>\n<\/tr>\n
Taktfrequenz (auf SoC 16FFC)<\/td>\n1,8 GHz<\/td>\n<\/tr>\n
DMIPS<\/td>\n5400 DMIPS pro Kern \/ 3 DMIPS pro MHz<\/td>\n<\/tr>\n
Eine der zentralen Eigenschaften der neuen DesignWare ARC HS5x und DesignWare ARC HS6x Serien ist die F\u00e4higkeit, System-on-Chip-L\u00f6sungen (SoC) mit 12 allgemeinen Prozessorkernen und 16 spezialisierten Beschleunigern zu erstellen. Jeder Kern\/Beschleuniger in solch einem Prozessor arbeitet mit einer eigenen Taktfrequenz und verwendet ein eigenes Stromversorgungssystem, um die Energieeffizienz zu maximieren. Neben den neuen Kernen bietet Synopsys auch eine interne Cache-koh\u00e4rente Verbindung mit einer Daten\u00fcbertragungsrate von 800 GB\/s an.<\/td>\n9180 CoreMark pro Kern \/ 5,1 CoreMark pro MHz<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Eine der Hauptmerkmale der neuen DesignWare ARC HS5x und DesignWare ARC HS6x-Familie ist die M\u00f6glichkeit, System-on-Chip (SoC)-L\u00f6sungen mit 12 allgemeinen Prozessorkernen und 16 spezialisierten Beschleunigern zu erstellen. Jeder Kern\/Beschleuniger in einem solchen Prozessor arbeitet mit eigener Taktfrequenz und nutzt ein eigenes Energieversorgungssystem, um die Energieeffizienz zu maximieren. Neben den neuen Kernen bietet Synopsys auch ein innerhalb des Prozessors koh\u00e4rentes Cache-Verbindung mit einer Datenrate von 800 GB\/s an. <\/p>\n

SoCs auf Grundlage der ARC-Architektur sind heute nicht weit verbreitet, doch angesichts der zuk\u00fcnftigen Prozessoren f\u00fcr autonome Systeme, Datenspeicherung, Datenflussmanagement, Multicore-F\u00e4higkeit und verschiedene Arten von Beschleunigern sind sie \u00e4u\u00dferst relevant. Letzteres erm\u00f6glicht es Synopsys, mit ARM-Kernen um einen Platz in SoCs f\u00fcr die genannten Anwendungen zu konkurrieren, was bisher nicht der Fall war. So sind die DesignWare ARC HS5x und DesignWare ARC HS6x bereits f\u00fcr den SSD-Hersteller Starblaze von Interesse. <\/p>\n

«\u0420\u0430\u0437\u0440\u0430\u0431\u043e\u0442\u0447\u0438\u043a\u0438 \u0432\u044b\u0441\u043e\u043a\u043e\u043f\u0440\u043e\u0438\u0437\u0432\u043e\u0434\u0438\u0442\u0435\u043b\u044c\u043d\u044b\u0445 \u0432\u0441\u0442\u0440\u0430\u0438\u0432\u0430\u0435\u043c\u044b\u0445 \u0440\u0435\u0448\u0435\u043d\u0438\u0439 \u043f\u043e\u0441\u0442\u043e\u044f\u043d\u043d\u043e \u0441\u0442\u0430\u043b\u043a\u0438\u0432\u0430\u044e\u0442\u0441\u044f \u0441 \u043d\u043e\u0432\u044b\u043c\u0438 \u0432\u044b\u0437\u043e\u0432\u0430\u043c\u0438 \u0432 \u0441\u0444\u0435\u0440\u0435 \u0434\u043e\u0441\u0442\u0438\u0436\u0435\u043d\u0438\u044f \u0432\u044b\u0441\u043e\u043a\u043e\u0439 \u043f\u0440\u043e\u0438\u0437\u0432\u043e\u0434\u0438\u0442\u0435\u043b\u044c\u043d\u043e\u0441\u0442\u0438 \u043f\u0440\u0438 \u0438\u0441\u043f\u043e\u043b\u044c\u0437\u043e\u0432\u0430\u043d\u0438\u0438 \u0431\u043e\u043b\u044c\u0448\u0438\u0445 \u043e\u0431\u044a\u0451\u043c\u043e\u0432 \u043f\u0430\u043c\u044f\u0442\u0438 \u0438 \u043e\u0433\u0440\u0430\u043d\u0438\u0447\u0435\u043d\u0438\u044f\u043c\u0438 \u0432 \u043e\u0431\u043b\u0430\u0441\u0442\u0438 \u044d\u043d\u0435\u0440\u0433\u043e\u043f\u043e\u0442\u0440\u0435\u0431\u043b\u0435\u043d\u0438\u044f \u0438 \u0440\u0430\u0437\u043c\u0435\u0440\u043e\u0432», — \u0441\u043a\u0430\u0437\u0430\u043b \u0411\u0440\u044e\u0441 \u0427\u0435\u043d (Bruce Cheng), \u0433\u043b\u0430\u0432\u043d\u044b\u0439 \u043d\u0430\u0443\u0447\u043d\u044b\u0439 \u0441\u043e\u0442\u0440\u0443\u0434\u043d\u0438\u043a Starblaze. «\u0412\u043e\u0437\u043c\u043e\u0436\u043d\u043e\u0441\u0442\u0438 \u043d\u043e\u0432\u044b\u0445 32-\u0440\u0430\u0437\u0440\u044f\u0434\u043d\u044b\u0445 \u043f\u0440\u043e\u0446\u0435\u0441\u0441\u043e\u0440\u043e\u0432 ARC HS5x \u0438 64-\u0440\u0430\u0437\u0440\u044f\u0434\u043d\u044b\u0445 \u043f\u0440\u043e\u0446\u0435\u0441\u0441\u043e\u0440\u043e\u0432 HS6x \u043a\u043e\u043c\u043f\u0430\u043d\u0438\u0438 Synopsys \u0432 \u043e\u0431\u043b\u0430\u0441\u0442\u0438 \u043c\u043d\u043e\u0433\u043e\u044f\u0434\u0435\u0440\u043d\u043e\u0441\u0442\u0438 \u043f\u043e\u0437\u0432\u043e\u043b\u044f\u0442 \u043d\u0430\u043c \u043f\u0435\u0440\u0435\u0439\u0442\u0438 \u043d\u0430 \u043d\u043e\u0432\u044b\u0439 \u0443\u0440\u043e\u0432\u0435\u043d\u044c \u044d\u0444\u0444\u0435\u043a\u0442\u0438\u0432\u043d\u043e\u0441\u0442\u0438 \u044d\u043d\u0435\u0440\u0433\u043e\u043f\u043e\u0442\u0440\u0435\u0431\u043b\u0435\u043d\u0438\u044f, \u043a\u043e\u0442\u043e\u0440\u044b\u0439 \u043d\u0435 \u043f\u0440\u0435\u0434\u043b\u0430\u0433\u0430\u0435\u0442\u0441\u044f \u0434\u0440\u0443\u0433\u0438\u043c\u0438 \u043f\u0440\u043e\u0446\u0435\u0441\u0441\u043e\u0440\u0430\u043c\u0438, \u043f\u0440\u0435\u0434\u0441\u0442\u0430\u0432\u043b\u0435\u043d\u043d\u044b\u043c\u0438 \u043d\u0430 \u0440\u044b\u043d\u043a\u0435 \u0432 \u043d\u0430\u0441\u0442\u043e\u044f\u0449\u0435\u0435 \u0432\u0440\u0435\u043c\u044f».<\/p>\n

\"Vorsicht,<\/p>\n

Synopsys wird ab dem dritten Quartal 2020 die ARC-Kerne HS56, HS57D, HS58, HS66, HS68 sowie deren Multiprozessorversionen HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP anbieten. Dar\u00fcber hinaus wird das Unternehmen das Paket ARC MetaWare Development Toolkit zur Erstellung von Chips auf Basis dieser Kerne sowie einen Simulator und einen Verifikator zur \u00dcberpr\u00fcfung der Funktionalit\u00e4t von SoC vor der Implementierung in Silizium bereitstellen. Was die Unterst\u00fctzung durch Betriebssysteme betrifft, so sind die neuen Kerne mit einer Reihe von Linux-Distributionen, Zephyr und verschiedenen propriet\u00e4ren Betriebssystemen kompatibel.<\/p>\n

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Quelle: 3dnews.ru<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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