Kiel ni scias, la transiro al 3 nm-proceza teknologio estos akompanata de transiro al nova transistora arkitekturo. En Samsung terminoj, ekzemple, ĉi tiuj estos transistoroj MBCFET (Multi Bridge Channel FET), en kiuj la transistora kanalo aspektos kiel pluraj kanaloj situantaj unu super la alia en formo de nanopaĝoj, ĉirkaŭitaj ĉiuflanke de pordego (por pliaj detaloj. , vidu ).
Laŭ programistoj de la belga centro Imec, ĉi tio estas progresema, sed ne ideala, transistora strukturo uzanta vertikalajn FinFET-pordegojn. Ideala por teknologiaj procezoj kun elementskaloj malpli ol 3 nm , kiu estis proponita de la belgoj.
Imec evoluigis transistoron kun dividitaj paĝoj aŭ Forksheet. Tiuj estas la samaj vertikalaj nanopaĝoj kiel transistorkanaloj, sed apartigitaj per vertikala dielektriko. Sur unu flanko de la dielektriko, transistoro kun n-kanalo estas kreita, sur la alia, kun p-kanalo. Kaj ambaŭ el ili estas ĉirkaŭitaj de komuna ŝutro en formo de vertikala ripo.
Redukti la sur-pecetan distancon inter transistoroj kun malsamaj konduktivecoj estas alia grava defio por plia procezmalgrandiĝo. TCAD-simulaĵoj konfirmis ke la dispaĝa transistoro disponigus 20-procentan redukton en ĵetkubo. Ĝenerale, la nova transistora arkitekturo reduktos la norman logikĉelan altecon al 4,3 trakoj. La ĉelo fariĝos pli simpla, kio ankaŭ validas por la fabrikado de la SRAM-memorĉelo.
Simpla transiro de nanopaĝa transistoro al disigita nanopaĝa transistoro provizos 10% pliiĝon en efikeco konservante konsumon, aŭ 24% redukton en konsumo sen pliigo de efikeco. Simuladoj por la 2nm-procezo montris, ke SRAM-ĉelo uzanta apartajn nanopaĝojn disponigus kombinitan arean redukton kaj efikecon de ĝis 30% kun p- kaj n-junkcia interspacigo ĝis 8 nm.
fonto: 3dnews.ru