Kiel vi scias, la kuratoro de la interfaco PCI Express, la interindustria grupo PCI-SIG, rapidas kompensi la longan malfruon malantaŭ la horaro en la venkado de nova versio de la buso PCI Express uzante specifojn versio 5.0. La fina versio de la specifoj PCIe 5.0 estis aprobita de ĉi tio , kaj en la nova jaro aparatoj kun subteno por la ĝisdatigita buso devus aperi sur la merkato. Ni memorigu vin, ke, kompare kun PCIe 4.0, la transiga rapido laŭ la PCIe 5.0 linio duobliĝos al 32 gigatransakcioj je sekundo (32 GT/s).
Specifoj estas specifoj, sed por la praktika efektivigo de la nova interfaco, funkcianta silicio kaj blokoj estas necesaj por licencado al triapartaj regiloprogramistoj. Unu el ĉi tiuj decidoj hieraŭ kaj hodiaŭ en konferenco en Tajpeo kompanioj Astera Labs, Synopsys kaj Intel. Oni asertas, ke ĉi tio estas la unua ampleksa solvo, kiu estas plene preta por efektivigo en produktado kaj por licencado.
La platformo montrita en Tajvano uzas la antaŭproduktan blaton de Intel, Synopsys DesignWare-regilon kaj la fizikan tavolon PCIe 5.0 de la firmao, kiuj povas esti aĉetitaj sub licenco, same kiel retempigilojn de Astera Labs. Retempigiloj estas blatoj kiuj restarigas la integrecon de horloĝpulsoj en ĉeesto de interfero aŭ en la okazaĵo de malforta signalo.
Kiel vi povas imagi, ĉar la rapideco de transdono de datumoj sur unu linio pliiĝas, la signala integreco tendencas al nulo kiam la komunikadlinioj plilongiĝas. Ekzemple, laŭ la specifoj por la linio PCIe 4.0, la transdona gamo sen uzi konektilojn sur la linio estas nur 30 cm.Por la linio PCIe 5.0, ĉi tiu distanco estos eĉ pli mallonga kaj eĉ ĉe tia distanco necesas inkluzivi. retempigiloj en la regila cirkvito. Astera Labs sukcesis evoluigi retempigilojn kiuj povas funkcii kaj en la interfaco PCIe 4.0 kaj kiel parto de la interfaco PCIe 5.0, kiu estis montrita ĉe la konferenco.
fonto: 3dnews.ru