Kiel ni scias, en marto de ĉi tiu jaro, TSMC komencis pilotproduktadon de 5nm-produktoj. Ĉi tio okazis ĉe la nova Fab 18-fabriko en Tajvano, por la liberigo de 5nm-solvoj. Amasa produktado per la 5nm N5-procezo estas atendata en la dua kvara de 2020. Antaŭ la fino de la sama jaro, la produktado de blatoj bazitaj sur la produktiva 5nm-proceza teknologio aŭ N5P (efikeco) estos lanĉita. La havebleco de prototipaj blatoj permesas al TSMC taksi la kapablojn de estontaj duonkonduktaĵoj produktitaj surbaze de la nova proceza teknologio, pri kiu la kompanio parolos detale en decembro. Sed vi jam povas ekscii ion el resumoj senditaj de TSMC por prezento ĉe IEDM 2019.
Antaŭ ol klarigi la detalojn, ni memoru, kion ni scias el antaŭaj deklaroj de TSMC. Kompare kun la 7nm-procezo, oni asertas, ke la neta rendimento de 5nm-blatoj pliiĝos je 15% aŭ la konsumo reduktiĝos je 30% se la agado restas la sama. La N5P-procezo aldonos alian 7% produktivecon aŭ 15% ŝparadojn en konsumo. La denseco de logikaj elementoj pliiĝos je 1,8 fojojn. La SRAM-ĉela skalo ŝanĝos je faktoro de 0,75.
En la produktado de 5nm-blatoj, la skalo de uzo de EUV-skaniloj atingos la nivelon de matura produktado. La transistora kanalstrukturo estos ŝanĝita, eventuale uzante germanion kune kun aŭ anstataŭe de silicio. Ĉi tio certigos pliigitan moviĝeblon de elektronoj en la kanalo kaj pliiĝon de fluoj. La proceza teknologio disponigas plurajn kontroltensiajn nivelojn, la plej alta el kiuj provizos 25%-efikecpliiĝon kompare kun la sama en la 7 nm-proceza teknologio. La transistora nutrado por la I/O-interfacoj intervalos de 1,5 V ĝis 1,2 V.
En la produktado de tratruoj por metalizado kaj por kontaktoj, materialoj kun eĉ pli malalta rezisto estos uzataj. La ultra-alt-densecaj kondensiloj estos fabrikitaj per metala-dielektra-metala cirkvito, kiu pliigos produktivecon je 4%. Ĝenerale, TSMC ŝanĝos al uzado de novaj malalt-K-izoloj. Nova "seka" procezo, Metal Reactive Ion Etching (RIE), aperos en la silicia oblatpretigcirkvito, kiu parte anstataŭigos la tradician Damaskan procezon uzante kupron (por metalaj kontaktoj pli malgrandaj ol 30 nm). Ankaŭ por la unua fojo, tavolo de grafeno estos uzata por krei baron inter la kupraj konduktiloj kaj la duonkonduktaĵo (por malhelpi elektromigradon).
El la dokumentoj por la decembra raporto ĉe IEDM, ni povas konstati, ke kelkaj parametroj de 5nm-blatoj estos eĉ pli bonaj. Tiel, la denseco de logikaj elementoj estos pli alta kaj atingos 1,84 fojojn. La SRAM-ĉelo ankaŭ estos pli malgranda, kun areo de 0,021 µm2. Ĉio estas en ordo kun la agado de la eksperimenta silicio - 15% pliiĝo estis akirita, kaj ankaŭ ebla 30% redukto de konsumo en la kazo de frostigo de la altaj frekvencoj.
La nova proceza teknologio ebligos elekti el sep kontroltensiaj valoroj, kiuj aldonos varion al la evoluprocezo kaj produktoj, kaj la uzo de EUV-skaniloj certe simpligos produktadon kaj malkaras ĝin. Laŭ TSMC, ŝanĝi al EUV-skaniloj provizas 0,73x-plibonigon en lineara rezolucio kompare kun la 7nm-procezo. Ekzemple, por produkti la plej kritikajn metaligajn tavolojn de la unuaj tavoloj, anstataŭ kvin konvenciaj maskoj, nur unu EUV-masko estos postulata kaj, sekve, nur unu produktadciklo anstataŭe de kvin. Cetere, atentu kiom bonordaj la elementoj sur la blato fariĝas kiam vi uzas EUV-projekcion. Beleco, kaj jen ĉio.
fonto: 3dnews.ru