Se ha lanzado la versión 4.22 del proyecto CoreBoot, que desarrolla una alternativa libre a los firmware y BIOS propietarios. El código del proyecto se distribuye bajo la licencia GPLv2. En la creación de la nueva versión participaron 135 desarrolladores, quienes prepararon 977 cambios. Se señala que a partir de la próxima versión, el proyecto adoptará un nuevo esquema de nomenclatura basado en fechas (año.mes.actualización); por ejemplo, en febrero de 2024, en lugar de la versión 4.23, se generará la versión 24.02.00.
Principales cambios:
- Se ha añadido la implementación inicial de la plataforma AMD openSIL (Open-Source Silicon Initialization Library), que desarrolla componentes para facilitar la creación de firmware.
- Se ha añadido soporte para 17 placas madre. 11 de las placas añadidas se utilizan en dispositivos con Chrome OS o en como en entornos de nube públicos o privados. Google. Placas no relacionadas con Google:
- AMD Onyx
- Intel Meteorlake-P RVP
- Purism Librem 11
- Purism Librem L1UM v2
- Siemens FA EHL
- Supermicro X11SSW-F
- Se ha añadido soporte para SoC AMD Genoa.
- En la arquitectura x86, en las etapas antes de la inicialización de memoria, se ha implementado soporte para la sección ".data", permitiendo el uso de definiciones de variables globales en código C. En la etapa del bloque de arranque, los datos se adjuntan inmediatamente después del código y luego se colocan en caché, utilizando el concepto de Cache-As-RAM (VMA).
- Para sistemas x86, en la etapa ramstage y en etapas antes de la inicialización de memoria, se ha implementado soporte para la caché del sistema de archivos CBFS, utilizada para alojar componentes de Coreboot en Flash. La caché CBFS permite descomprimir archivos CBFS usando la función cbfs_map() sin reservar un área de memoria separada para el archivo. Se proponen los parámetros PRERAM_CBFS_CACHE_SIZE y RAMSTAGE_CBFS_CACHE_SIZE para ajustar el tamaño de la caché.
- Se ha añadido la posibilidad de incorporar romstage en el bloque de arranque (bootblock). La inclusión de romstage como parte del bloque de arranque permite reducir el tamaño del código en 10,000 a 20,000 líneas. Las situaciones en las que puede ser necesaria la entrega separada de romstage incluyen configuraciones con vboot o modo de retroceso, así como dispositivos con un tamaño limitado del bloque de arranque (Intel APL 32K) o un medio de arranque demasiado lento (algunos ARM SoC).
- En gfx se ha añadido una API para detectar la presencia de una pantalla externa en dispositivos con chips Intel.
- En pci_rom se ha implementado la posibilidad de añadir una suma de verificación para VBIOS al completar la tabla VFCT. Algunos controladores AMD para Windows verifican esta suma de verificación.
- Se han añadido cambios que permiten ejecutar Windows en algunos dispositivos Chromebook con Coreboot.
- Se ha implementado la generación de la tabla ACPI para dispositivos basados en la arquitectura ARM64.
- Se ha mejorado la compatibilidad con las especificaciones de ACPI.
- Las configuraciones de MRC (Memory Reference Code) para placas SNB+MRC se han trasladado a la estructura DeviceTree.
- Se han actualizado los componentes de payload basados en U-Boot y edk2.
- Se ha actualizado la herramienta utilizada: GMP 6.3.0, binutils 2.41 y MPFR 4.2.1.
- La rama principal en el repositorio de Git se ha renombrado de «master» a «main».
Fuente: opennet.ru
