Intel Foundry ha lanzado un documento publicitario, que describe en detalle las soluciones avanzadas de la empresa en el desarrollo e implementación de hardware para aplicaciones de inteligencia artificial y computación de alto rendimiento. Intel también ha demostrado un "prototipo de chip para IA", que muestra las capacidades actuales de la empresa en encapsulamiento.
Intel mostró un sistema en un paquete (SiP) del tamaño de ocho fotomáscaras estándar de microchips, que incluye cuatro bloques lógicos, 12 pilas de HBM4 y dos bloques de entrada/salida. A diferencia del concepto a gran escala con 16 bloques lógicos y 24 pilas de HBM5, presentado por la empresa el mes pasado, este sistema es realmente apto para producción ya hoy.
Es importante señalar que Intel Foundry mostró no un acelerador de IA en funcionamiento, sino un "prototipo de chip para IA", que demuestra cómo se pueden crear (o, más bien, ensamblar) físicamente futuros procesadores para IA y computación de alto rendimiento. Intel exhibe todo el método de construcción que integra grandes bloques de computación, pilas de memoria de alta velocidad, conexiones interchip ultr rápidas y nuevas tecnologías de alimentación en un solo encapsulado tecnológico. Este encapsulado difiere significativamente de lo que ofrecen hoy empresas como TSMC. Intel quiere demostrar que los procesadores de próximas generaciones para IA de alto rendimiento pueden tener una construcción multinúcleo, y que Intel Foundry ya es capaz de producirlos.
La plataforma demostrada se basa en cuatro grandes bloques lógicos, presumiblemente construidos sobre el proceso tecnológico Intel 18A (por lo tanto, con transistores RibbonFET con puerta circular y un sistema de alimentación PowerVia desde la parte posterior), que están rodeados por pilas de memoria de clase HBM4 y bloques de entrada/salida. Todos los elementos clave están, supuestamente, conectados mediante puentes EMIB-T 2.5D, integrados directamente en el sustrato del encapsulado. Intel utiliza la tecnología de interfaz entre chiplets EMIB-T, que añade orificios de silicio pasantes dentro de los puentes, para que la alimentación y las señales puedan pasar tanto vertical como horizontalmente, maximizando la densidad de las interconexiones y la alimentación. La plataforma está diseñada para interfaces interchip UCIe que operan a velocidades de 32 GT/s y más, que aparentemente también se utilizan para conectar pilas C-HBM4E.
La muestra de chip de prueba también demuestra la transición de Intel hacia el ensamblaje vertical. La hoja de ruta de los procesos tecnológicos de la compañía incluye la tecnología Intel 18A-PT, desarrollada específicamente para chiplets, que implican la colocación de otros cristales lógicos o memoria por encima. Por lo tanto, los chiplets deben tener alimentación desde la parte posterior, así como utilizar interconexiones pasantes y híbridas. En el caso del "chip de prueba de procesador de IA", los cristales base 18A-PT se sitúan debajo de los cristales de computación 18A/18A-P y actúan como grandes chips de memoria caché o desempeñan alguna función auxiliar. Para la conexión vertical de los chiplets, Intel utiliza la familia de tecnologías de empaquetado Foveros: Foveros 2.5D, Foveros-R y Foveros Direct 3D. Estas permiten la implementación de una conexión de cobre de paso fino entre los cristales activos para garantizar la máxima capacidad de transmisión y eficiencia energética de los cristales superiores. Junto con los puentes EMIB, estos métodos permiten a Intel crear un ensamblaje híbrido lateral-vertical que la empresa posiciona como una alternativa a los grandes interpositores de silicio con un mayor uso de oblea y rendimiento de productos útiles.
Para los aceleradores de IA de múltiples chips y los cálculos de alto rendimiento, la principal limitación estructural es la alimentación. Con este fin, la plataforma Intel debe combinar todas las últimas innovaciones de Intel en eficiencia energética, incluyendo PowerVia, los condensadores integrados Omni MIM, el desacoplamiento en el nivel del puente en EMIB-T, los condensadores eDTC y eMIM-T en el chip base, así como los inductores integrados CoaxMIL para soportar reguladores de voltaje semi-integrados (IVR) situados debajo de cada pila y debajo del propio paquete (a diferencia del IVR en el caso de CoWoS-L de TSMC, que son parte del interposer). Esta red multinivel está diseñada para mantener una corriente estable en cargas de trabajo de IA generativa sin reducción en los niveles de voltaje.
Con su demostración, Intel está claramente intentando atraer clientes. Hasta ahora, no se sabe si el acelerador de IA de nueva generación bajo el código Jaguar Shores, cuyo lanzamiento está programado para 2027, utilizará la arquitectura que Intel está mostrando hoy.
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Fuente: 3dnews.ru
