En la arquitectura de las plataformas x86 han surgido dos tendencias que se complementan. Según una versión, debemos avanzar hacia la integración de recursos informáticos y de control en un solo chip. El segundo enfoque promueve la distribución de responsabilidades: el procesador está equipado con un bus de alto rendimiento que forma un ecosistema periférico escalable. Constituye la base de la topología lógica del sistema Intel C620 para plataformas de alto nivel.
La diferencia fundamental con el chipset Intel C610 anterior es la expansión del canal de comunicación entre el procesador y los periféricos incluidos en el chip PCH mediante el uso de enlaces PCIe junto con el bus DMI tradicional.
Echemos un vistazo más de cerca a las innovaciones del puente sur de Intel Lewisburg: ¿qué enfoques evolutivos y revolucionarios han ampliado sus poderes de comunicación con los procesadores?
Cambios evolutivos en la comunicación CPU-PCH
Como parte del enfoque evolutivo, el principal canal de comunicación entre la CPU y el puente sur, que es el bus DMI (Direct Media Interface), recibió soporte para el modo PCIe x4 Gen3 con un rendimiento de 8.0 GT/S. Anteriormente, en el Intel C610 PCH, la comunicación entre el procesador y la lógica del sistema se realizaba en modo PCIe x4 Gen 2 con un ancho de banda de 5.0 GT/S.
Comparación de la funcionalidad lógica del sistema de Intel C610 y C620
Tenga en cuenta que este subsistema es mucho más conservador que los puertos PCIe integrados del procesador, que normalmente se utilizan para conectar GPU y unidades NVMe, donde PCIe 3.0 se utiliza desde hace mucho tiempo y está prevista la transición a PCI Express Gen4.
Cambios revolucionarios en la comunicación CPU-PCH
Los cambios revolucionarios incluyen la adición de nuevos canales de comunicación PCIe CPU-PCH, llamados enlaces ascendentes adicionales. Físicamente, se trata de dos puertos PCI Express que funcionan en modo PCIe x8 Gen3 y PCIe x16 Gen3, ambos 8.0 GT/S.
Para la interacción entre la CPU y el Intel C620 PCH se utilizan 3 buses: DMI y dos puertos PCI Express
¿Por qué fue necesario revisar la topología de comunicación existente con el Intel C620? En primer lugar, se pueden integrar en el PCH hasta 4 controladores de red de 10 GbE con funcionalidad RDMA. En segundo lugar, la nueva y más rápida generación de coprocesadores Intel QuickAssist Technology (QAT), que brindan soporte de hardware para compresión y cifrado, son responsables de cifrar el tráfico de red y los intercambios con el subsistema de almacenamiento. Y finalmente, el "motor de la innovación": , que solo estará disponible para OEM.
Escalabilidad y flexibilidad
Una propiedad importante es la capacidad de seleccionar opcionalmente no solo la topología de conexión PCH, sino también las prioridades de los recursos internos del chip en el acceso a canales de comunicación de alta velocidad con el procesador central (procesadores). Además, en el modo especial EPO (EndPoint Only), la conexión PCH se realiza en el estado de un dispositivo PCI Express normal que contiene recursos de 10 GbE e Intel QAT. Al mismo tiempo, la interfaz DMI clásica, así como varios subsistemas heredados, que se muestran en negro en el diagrama, están deshabilitados.
Arquitectura interna del chip Intel C620 PCH
En teoría, esto hace posible utilizar más de un chip PCH Intel C620 en un sistema, escalando 10 GbE y la funcionalidad Intel QAT para cumplir con los requisitos de rendimiento. Al mismo tiempo, las funciones heredadas que solo se necesitan en una sola copia se pueden habilitar solo en uno de los chips PCH instalados.
Así, la última palabra en el diseño recaerá en el desarrollador de la plataforma, actuando en base a factores tanto tecnológicos como de marketing de acuerdo con el posicionamiento de cada producto concreto.
Fuente: habr.com