En la arquitectura de plataformas x86 han surgido dos corrientes que se complementan entre sí. Según una versión, es necesario avanzar hacia la integración de los recursos computacionales y de control en un solo chip. El segundo enfoque defiende la distribución de funciones: el procesador se equipa con un bus potente que forma un ecosistema periférico escalable. Este se basa en la topología de la lógica de sistema Intel C620 para plataformas de alto nivel.
La principal diferencia con respecto al chipset anterior Intel C610 radica en la ampliación del canal de comunicación entre el procesador y la periferia, que forma parte del chip PCH, mediante el uso de enlaces PCIe junto con el tradicional bus DMI.
Analicemos más detalladamente las novedades del puente sur Intel Lewisburg: ¿qué enfoques evolutivos y revolucionarios han ampliado sus capacidades de comunicación con los procesadores?
Cambios evolutivos en la comunicación CPU-PCH
Dentro del enfoque evolutivo, el canal principal de comunicación del CPU con el puente sur, que es el bus DMI (Direct Media Interface), ha obtenido soporte para el modo PCIe x4 Gen3 con un rendimiento de 8.0 GT/S. Anteriormente, en Intel C610 PCH, la comunicación entre el procesador y la lógica de sistema se realizaba en modo PCIe x4 Gen 2 con un ancho de banda de 5.0 GT/S.
Comparación de la funcionalidad de la lógica de sistema Intel C610 y C620
Observemos que este subsistema es significativamente más conservador que los puertos PCIe integrados en el procesador, que normalmente se utilizan para conectar GPU y unidades NVMe, donde PCIe 3.0 ya se ha utilizado desde hace tiempo y se prevé una transición a PCI Express Gen4.
Cambios revolucionarios en la comunicación CPU-PCH
Entre los cambios revolucionarios se puede mencionar la adición de nuevos canales PCIe de comunicación CPU-PCH, llamados Additional Uplinks. Físicamente, estos son dos puertos PCI Express que funcionan en modos PCIe x8 Gen3 y PCIe x16 Gen3, ambos a 8.0 GT/S.
Para la interacción entre el CPU y el PCH Intel C620 se utilizan 3 buses: DMI y dos puertos PCI Express.
¿Por qué fue necesario revisar la topología existente de comunicaciones con Intel C620? En primer lugar, en el PCH puede integrarse hasta 4 controladores de red 10GbE con funcionalidad RDMA. En segundo lugar, la nueva y más rápida generación de coprocesadores Intel QuickAssist Technology (QAT) se encarga del cifrado del tráfico de red y el intercambio con el subsistema de almacenamiento, proporcionando soporte de hardware para compresión y cifrado. Y, finalmente, el 'motor de innovación' — , que estará disponible solo para los fabricantes OEM.
Escalabilidad y flexibilidad
Una propiedad importante es la opción de elegir no solo la topología de conexión del PCH, sino también las prioridades de los recursos internos del chip en el acceso a canales de comunicación de alta velocidad con el procesador (procesadores). Además, en el modo especial EPO (EndPoint Only Mode), la conexión del PCH se realiza en estado de dispositivo PCI Express normal, que contiene recursos de 10 GbE e Intel QAT. A su vez, la interfaz clásica DMI, así como varios subsistemas Legacy, mostrados en negro en el diagrama, están desactivados.
Arquitectura interna del chip Intel C620 PCH
Teóricamente, esto permite usar más de un chip Intel C620 PCH en el sistema, escalando la funcionalidad de 10 GbE e Intel QAT de acuerdo con los requisitos de rendimiento. Al mismo tiempo, las funciones Legacy, que solo se requieren en una única instancia, pueden estar habilitadas solo en uno de los PCH instalados.
Así, la palabra final en el diseño pertenecerá al desarrollador de la plataforma, que actuará en función de factores tecnológicos y de marketing, de acuerdo con el posicionamiento de cada producto específico.
Fuente: habr.com
