Imec presenta el transistor ideal para la tecnología de proceso de 2 nm

Como sabemos, la transición a una tecnología de proceso de 3 nm irá acompañada de una transición a una nueva arquitectura de transistores. En términos de Samsung, por ejemplo, serán transistores MBCFET (Multi Bridge Channel FET), en los que el canal del transistor se verá como varios canales ubicados uno encima del otro en forma de nanopáginas, rodeados por todos lados por una puerta (para más detalles , ver archivo de nuestras noticias del 14 de marzo).

Imec presenta el transistor ideal para la tecnología de proceso de 2 nm

Según los desarrolladores del centro belga Imec, se trata de una estructura de transistores progresiva, aunque no ideal, que utiliza puertas verticales FinFET. Ideal para procesos tecnológicos con escalas de elementos inferiores a 3 nm estructura de transistor diferente, que fue propuesto por los belgas.

Imec ha desarrollado un transistor con páginas divididas o Forksheet. Son las mismas nanopáginas verticales que los canales de transistores, pero separadas por un dieléctrico vertical. De un lado del dieléctrico se crea un transistor con un canal n y del otro, con un canal p. Y ambos están rodeados por una contraventana común en forma de nervadura vertical.

Imec presenta el transistor ideal para la tecnología de proceso de 2 nm

Reducir la distancia en el chip entre transistores con diferentes conductividades es otro desafío importante para una mayor reducción de escala del proceso. Las simulaciones TCAD confirmaron que el transistor de página dividida proporcionaría una reducción del 20 por ciento en el área del troquel. En general, la nueva arquitectura de transistores reducirá la altura de la celda lógica estándar a 4,3 pistas. La celda será más sencilla, lo que también se aplica a la fabricación de la celda de memoria SRAM.

Imec presenta el transistor ideal para la tecnología de proceso de 2 nm

Una simple transición de un transistor de nanopágina a un transistor de nanopágina dividido proporcionará un aumento del 10% en el rendimiento manteniendo el consumo, o una reducción del 24% en el consumo sin aumentar el rendimiento. Las simulaciones para el proceso de 2 nm mostraron que una celda SRAM que utiliza nanopáginas separadas proporcionaría una reducción de área combinada y una mejora del rendimiento de hasta un 30 % con un espaciado de uniones p y n de hasta 8 nm.



Fuente: 3dnews.ru

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