Intel Foundry lanzado documento publicitario, que detalla las soluciones avanzadas de diseño e implementación de hardware de la compañía para aplicaciones de IA y computación de alto rendimiento. Intel también presentó un banco de pruebas de chips de IA, donde se muestran las capacidades actuales de empaquetado de la compañía.
Intel presentó un sistema en paquete (SiP) del tamaño de ocho máscaras de chip estándar, que incluye cuatro bloques lógicos, 12 pilas de clase HBM4 y dos bloques de E/S. A diferencia del concepto más amplio, con 16 bloques lógicos y 24 pilas HBM5, representada por la empresa El mes pasado, este sistema ya está listo para producción hoy.
Es importante destacar que Intel Foundry no presentó un acelerador de IA funcional, sino un "chip de prueba de IA" que demuestra cómo se pueden crear físicamente (o, mejor dicho, ensamblar) los futuros procesadores de IA y computación de alto rendimiento. Intel está demostrando un método de diseño completo que combina grandes unidades de cómputo, pilas de memoria de alta velocidad, interconexiones ultrarrápidas entre chips y nuevas tecnologías de energía en un único paquete tecnológicamente avanzado. Este paquete difiere significativamente de lo que ofrecen actualmente empresas como TSMC. Intel quiere demostrar que los procesadores de IA de alto rendimiento de próxima generación pueden incorporar diseños multichip, e Intel Foundry ya es capaz de producirlos.
En el núcleo de la plataforma demostrada se encuentran cuatro grandes bloques lógicos, presumiblemente basados en el proceso 18A de Intel (y, por lo tanto, con RibbonFET y una fuente de alimentación de placa base PowerVia), rodeados de pilas de memoria y bloques de E/S de clase HBM4. Todos los elementos clave están presumiblemente conectados mediante puentes EMIB-T 2.5D integrados directamente en el sustrato del encapsulado. Intel utiliza la tecnología de interfaz entre chips EMIB-T, que añade vías a través del silicio dentro de los puentes para permitir que la energía y las señales fluyan tanto vertical como horizontalmente, maximizando así la densidad de interconexión y el suministro de energía. La plataforma está diseñada para interfaces chip a chip UCIe que operan a 32 GT/s y superiores, que presumiblemente también se utilizan para conectar las pilas C-HBM4E.
La muestra de prueba del chip también demuestra la transición de Intel hacia el empaquetado vertical. La hoja de ruta de procesos de la compañía incluye la tecnología Intel 18A-PT, diseñada específicamente para chiplets que requieren la superposición de otras matrices lógicas o memoria. Por lo tanto, los chiplets deben contar con suministro de energía en la parte trasera y utilizar interconexiones de orificio pasante e híbridas. En el caso de la "muestra de prueba del procesador de IA", las matrices base 18A-PT se colocan debajo de las matrices de cómputo 18A/18A-P y actúan como chips de memoria caché de gran tamaño o realizan otras funciones de soporte. Para conectar verticalmente los chiplets, Intel utiliza la familia de tecnologías de empaquetado Foveros: Foveros 2.5D, Foveros-R y Foveros Direct 3D. Estas tecnologías permiten interconexiones de cobre de paso fino entre matrices activas para garantizar el máximo rendimiento y eficiencia energética en las matrices superiores. Junto con los puentes EMIB, estos métodos permiten a Intel crear un ensamblaje híbrido lateral-vertical, que la compañía posiciona como una alternativa a los grandes intercaladores de silicio con mayor utilización y rendimiento de las obleas.
Para los aceleradores multichip de IA y HPC, la principal limitación de diseño es el consumo de energía. Para solucionarlo, la plataforma Intel debe integrar todas las innovaciones más recientes de Intel en ahorro de energía, como PowerVia, condensadores integrados Omni MIM, desacoplamiento a nivel de puente en EMIB-T, condensadores eDTC y eMIM-T en el chip base, e inductores integrados CoaxMIL para soportar reguladores de voltaje semiintegrados (IVR) ubicados debajo de cada pila y del propio encapsulado (a diferencia de los IVR en CoWoS-L de TSMC, que forman parte del intercalador). Esta red multicapa está diseñada para mantener una corriente estable para cargas de trabajo de IA generativa sin reducir los niveles de voltaje.
Intel claramente busca atraer clientes con su demostración. Actualmente se desconoce si el acelerador de IA de próxima generación, cuyo nombre en código es Jaguar Shores y cuyo lanzamiento está previsto para 2027, utilizará la arquitectura que Intel presenta hoy.
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Fuente: 3dnews.ru
