Como sabemos, en marzo de este año, TSMC inició la producción piloto de productos de 5 nm. Esto sucedió en la nueva planta Fab 18 en Taiwán, para el lanzamiento de soluciones de 5 nm. Se espera que la producción en masa mediante el proceso N5 de 5 nm esté prevista para el segundo trimestre de 2020. A finales del mismo año se lanzará la producción de chips basados en la tecnología de proceso productivo de 5 nm o N5P (rendimiento). La disponibilidad de prototipos de chips permite a TSMC evaluar las capacidades de futuros semiconductores producidos en base a la nueva tecnología de proceso, de la que la compañía hablará en detalle en diciembre. Pero ya puedes descubrir algo. de resúmenes enviados por TSMC para su presentación en IEDM 2019.
Antes de aclarar los detalles, recordemos lo que sabemos por declaraciones anteriores de TSMC. En comparación con el proceso de 7 nm, se afirma que el rendimiento neto de los chips de 5 nm aumentará en un 15 % o el consumo se reducirá en un 30 % si el rendimiento sigue siendo el mismo. El proceso N5P agregará otro 7% de productividad o un 15% de ahorro en el consumo. La densidad de los elementos lógicos aumentará 1,8 veces. La escala de la celda SRAM cambiará en un factor de 0,75.
En la producción de chips de 5 nm, la escala de uso de escáneres EUV alcanzará el nivel de producción madura. La estructura del canal del transistor se cambiará, posiblemente utilizando germanio junto con o en lugar de silicio. Esto asegurará una mayor movilidad de los electrones en el canal y un aumento de las corrientes. La tecnología de proceso proporciona varios niveles de voltaje de control, el más alto de los cuales proporcionará un aumento de rendimiento del 25 % en comparación con el mismo en la tecnología de proceso de 7 nm. La fuente de alimentación del transistor para las interfaces de E/S oscilará entre 1,5 V y 1,2 V.
En la producción de orificios pasantes para metalización y contactos se utilizarán materiales con una resistencia aún menor. Los condensadores de ultra alta densidad se fabricarán mediante un circuito metal-dieléctrico-metal, lo que aumentará la productividad en un 4%. En general, TSMC pasará a utilizar nuevos aisladores de baja K. En el circuito de procesamiento de obleas de silicio aparecerá un nuevo proceso “seco”, el grabado de iones reactivos metálicos (RIE), que sustituirá parcialmente el proceso tradicional de Damasco que utiliza cobre (para contactos metálicos de menos de 30 nm). También por primera vez se utilizará una capa de grafeno para crear una barrera entre los conductores de cobre y el semiconductor (para evitar la electromigración).
De los documentos del informe de diciembre en IEDM podemos deducir que varios parámetros de los chips de 5 nm serán aún mejores. Así, la densidad de elementos lógicos será mayor y alcanzará 1,84 veces. La celda SRAM también será más pequeña, con una superficie de 0,021 µm2. Todo está en orden con el rendimiento del silicio experimental: se obtuvo un aumento del 15%, así como una posible reducción del consumo del 30% en caso de congelación de las altas frecuencias.
La nueva tecnología de proceso permitirá elegir entre siete valores de voltaje de control, lo que agregará variedad al proceso de desarrollo y a los productos, y el uso de escáneres EUV definitivamente simplificará la producción y la hará más económica. Según TSMC, el cambio a escáneres EUV proporciona una mejora de 0,73 veces en la resolución lineal en comparación con el proceso de 7 nm. Por ejemplo, para producir las capas de metalización más críticas de las primeras capas, en lugar de cinco máscaras convencionales, sólo se necesitará una máscara EUV y, en consecuencia, sólo un ciclo de producción en lugar de cinco. Por cierto, preste atención a qué tan limpios quedan los elementos del chip cuando se utiliza la proyección EUV. Belleza, y eso es todo.
Fuente: 3dnews.ru