{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/es\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Est\u00e1 disponible Vortex 2.2, GPGPU abierto basado en la arquitectura RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Se ha publicado la versi\u00f3n 2.2 del proyecto Vortex, que desarrolla un GPGPU basado en la arquitectura de conjunto de instrucciones RISC-V, dise\u00f1ado para llevar a cabo c\u00e1lculos paralelos utilizando la API OpenCL y el modelo de ejecuci\u00f3n SIMT (Single Instruction, Multiple Threads). El proyecto tambi\u00e9n puede ser utilizado para investigaciones en el campo de la gr\u00e1fica 3D y en el desarrollo de nuevas arquitecturas de GPU. Los esquemas, descripciones de bloques de hardware en Verilog, simuladores, controladores y documentaci\u00f3n del proyecto relevante se distribuyen bajo la licencia Apache 2.0. <\/p>\n
La base de GPGPU se compone de un ISA RISC-V t\u00edpico, ampliado con algunas instrucciones adicionales necesarias para soportar las funciones de la GPU y la gesti\u00f3n de hilos. A esto, los cambios en la arquitectura del conjunto de instrucciones RISC-V se han minimizado y, cuando es posible, se utilizan las instrucciones vectoriales ya existentes. Entre las instrucciones adicionales se encuentran: «tex» para acelerar el procesamiento de texturas, vx_rast para la gesti\u00f3n de la rasterizaci\u00f3n, vx_rop para el procesamiento de fragmentos, profundidad y transparencia, vx_imadd para realizar la operaci\u00f3n «multiplicar y sumar», vx_wspawn, vx_tmc y vx_bar para activar los frentes de instrucciones y los hilos en ellos (wavefront, conjunto de hilos, ejecutados en paralelo por el SIMD Engine), vx_split y vx_join.
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El GPGPU en desarrollo soporta arquitecturas de conjunto de instrucciones RISC-V de 32 y 64 bits, RV32IMF y RV64IMAFD, y puede incluir memoria compartida opcional, cach\u00e9s de los niveles L1, L2 y L3, as\u00ed como un n\u00famero configurable de n\u00facleos, bloques de tareas (warps) y flujos. A su vez, para cada n\u00facleo se prev\u00e9 la posibilidad de habilitar un n\u00famero configurable de ALU, FPU, LSU y SFU. Para la creaci\u00f3n de prototipos se pueden utilizar FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 y Xilinx Versal VCK5000. Para simular el funcionamiento del chip se pueden usar Verilator (simulador Verilog), RTLSIM (simulaci\u00f3n RTL) y SimX (simulaci\u00f3n de software). <\/p>\n
Para el desarrollo de aplicaciones, se ofrece un conjunto de herramientas que incluye versiones adaptadas para trabajar con Vortex, como PoCL (compilador y runtime OpenCL), LLVM\/Clang, GCC y Binutils. El proyecto mantiene la especificaci\u00f3n OpenCL 1.2 y, a trav\u00e9s de la traducci\u00f3n a OpenCL, implementa soporte para la representaci\u00f3n intermedia de shaders SPIR-V. Para gr\u00e1ficos en tecnolog\u00edas Vortex, se desarrolla el GPU abierto Skybox, que soporta la API gr\u00e1fica Vulkan. El prototipo de Skybox, creado sobre la base de FPGA Altera Stratix 10 e incluyendo 32 n\u00facleos (512 hilos), logr\u00f3 una tasa de llenado de 3.7 gigap\u00edxeles por segundo (29.4 gigatransacciones por segundo) a una frecuencia de 230 MHz. <\/p>\n
Entre los cambios en la versi\u00f3n Vortex 2.2: <\/p>\n
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Se a\u00f1adi\u00f3 la API vx_spawn_taskgroups para lanzar n\u00facleos que soportan la ejecuci\u00f3n segmentada de tareas 3D.\n
Se agreg\u00f3 soporte para ZICOND, una extensi\u00f3n de la arquitectura del conjunto de instrucciones RISC-V que permite la ejecuci\u00f3n condicional de operaciones sin bifurcaciones.\n
El compilador OpenCL se ha cambiado para la programaci\u00f3n de la ejecuci\u00f3n a nivel de hilos individuales (thread-level, donde cada hilo ejecuta su tarea independientemente de otros), en lugar de grupos de tareas (warp-level) como era antes.\n
Se a\u00f1adi\u00f3 soporte JIT para compilaci\u00f3n y n\u00facleos de 64 bits en OpenCL.\n
Se implement\u00f3 el soporte para la carga din\u00e1mica de Vortex runtime.\n
Se present\u00f3 nueva documentaci\u00f3n para la configuraci\u00f3n de FPGA Xilinx.\n
Se incluy\u00f3 la prueba de s\u00edntesis de l\u00f3gica utilizando las herramientas Yosys.\n
En operaciones jer\u00e1rquicas de flush y en el modo write-back, se garantiz\u00f3 el soporte para cach\u00e9.\n
Se optimiz\u00f3 la velocidad de verificaci\u00f3n de scoreboard y el manejo de operandos a nivel de transferencia de registros (RTL, Register Transfer Level).\n
Se a\u00f1adi\u00f3 soporte para el simulador de memoria DRAM Ramulator 2.0.\n
Se realiz\u00f3 la transici\u00f3n al uso de nuevas versiones de Verilator 5.0 (simulador SystemVerilog) y LLVM 18.0, adem\u00e1s de actualizar las herramientas basadas en CentOS 7.9.\n
Se utiliz\u00f3 el servicio GitHub CI en lugar del sistema de integraci\u00f3n continua Travis CI. <\/ul>\n
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