{"id":156210,"date":"2026-02-01T23:12:51","date_gmt":"2026-02-01T21:12:54","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4"},"modified":"2026-02-02T16:58:05","modified_gmt":"2026-02-02T14:58:05","slug":"intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","status":"publish","type":"post","link":"https:\/\/prohoster.info\/es\/blog\/news\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","title":{"rendered":"Intel mostr\u00f3 un prototipo de un enorme chip de IA con cuatro bloques l\u00f3gicos y 12 pilas de HBM4","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Intel Foundry ha lanzado un documento publicitario<\/a>, que describe en detalle las soluciones avanzadas de la empresa en el desarrollo e implementaci\u00f3n de hardware para aplicaciones de inteligencia artificial y computaci\u00f3n de alto rendimiento. Intel tambi\u00e9n ha demostrado un \"prototipo de chip para IA\", que muestra las capacidades actuales de la empresa en encapsulamiento.<\/p>\n

<\/center>\"Intel<\/p>\n

Intel mostr\u00f3 un sistema en un paquete (SiP) del tama\u00f1o de ocho fotom\u00e1scaras est\u00e1ndar de microchips, que incluye cuatro bloques l\u00f3gicos, 12 pilas de HBM4 y dos bloques de entrada\/salida. A diferencia del concepto a gran escala con 16 bloques l\u00f3gicos y 24 pilas de HBM5, presentado por la empresa<\/a> el mes pasado, este sistema es realmente apto para producci\u00f3n ya hoy.<\/p>\n

Es importante se\u00f1alar que Intel Foundry mostr\u00f3 no un acelerador de IA en funcionamiento, sino un \"prototipo de chip para IA\", que demuestra c\u00f3mo se pueden crear (o, m\u00e1s bien, ensamblar) f\u00edsicamente futuros procesadores para IA y computaci\u00f3n de alto rendimiento. Intel exhibe todo el m\u00e9todo de construcci\u00f3n que integra grandes bloques de computaci\u00f3n, pilas de memoria de alta velocidad, conexiones interchip ultr r\u00e1pidas y nuevas tecnolog\u00edas de alimentaci\u00f3n en un solo encapsulado tecnol\u00f3gico. Este encapsulado difiere significativamente de lo que ofrecen hoy empresas como TSMC. Intel quiere demostrar que los procesadores de pr\u00f3ximas generaciones para IA de alto rendimiento pueden tener una construcci\u00f3n multin\u00facleo, y que Intel Foundry ya es capaz de producirlos.<\/p>\n

La plataforma demostrada se basa en cuatro grandes bloques l\u00f3gicos, presumiblemente construidos sobre el proceso tecnol\u00f3gico Intel 18A (por lo tanto, con transistores RibbonFET con puerta circular y un sistema de alimentaci\u00f3n PowerVia desde la parte posterior), que est\u00e1n rodeados por pilas de memoria de clase HBM4 y bloques de entrada\/salida. Todos los elementos clave est\u00e1n, supuestamente, conectados mediante puentes EMIB-T 2.5D, integrados directamente en el sustrato del encapsulado. Intel utiliza la tecnolog\u00eda de interfaz entre chiplets EMIB-T, que a\u00f1ade orificios de silicio pasantes dentro de los puentes, para que la alimentaci\u00f3n y las se\u00f1ales puedan pasar tanto vertical como horizontalmente, maximizando la densidad de las interconexiones y la alimentaci\u00f3n. La plataforma est\u00e1 dise\u00f1ada para interfaces interchip UCIe que operan a velocidades de 32 GT\/s y m\u00e1s, que aparentemente tambi\u00e9n se utilizan para conectar pilas C-HBM4E.<\/p>\n

\"Intel<\/p>\n

La muestra de chip de prueba tambi\u00e9n demuestra la transici\u00f3n de Intel hacia el ensamblaje vertical. La hoja de ruta de los procesos tecnol\u00f3gicos de la compa\u00f1\u00eda incluye la tecnolog\u00eda Intel 18A-PT, desarrollada espec\u00edficamente para chiplets, que implican la colocaci\u00f3n de otros cristales l\u00f3gicos o memoria por encima. Por lo tanto, los chiplets deben tener alimentaci\u00f3n desde la parte posterior, as\u00ed como utilizar interconexiones pasantes y h\u00edbridas. En el caso del \"chip de prueba de procesador de IA\", los cristales base 18A-PT se sit\u00faan debajo de los cristales de computaci\u00f3n 18A\/18A-P y act\u00faan como grandes chips de memoria cach\u00e9 o desempe\u00f1an alguna funci\u00f3n auxiliar. Para la conexi\u00f3n vertical de los chiplets, Intel utiliza la familia de tecnolog\u00edas de empaquetado Foveros: Foveros 2.5D, Foveros-R y Foveros Direct 3D. Estas permiten la implementaci\u00f3n de una conexi\u00f3n de cobre de paso fino entre los cristales activos para garantizar la m\u00e1xima capacidad de transmisi\u00f3n y eficiencia energ\u00e9tica de los cristales superiores. Junto con los puentes EMIB, estos m\u00e9todos permiten a Intel crear un ensamblaje h\u00edbrido lateral-vertical que la empresa posiciona como una alternativa a los grandes interpositores de silicio con un mayor uso de oblea y rendimiento de productos \u00fatiles.<\/p>\n

Para los aceleradores de IA de m\u00faltiples chips y los c\u00e1lculos de alto rendimiento, la principal limitaci\u00f3n estructural es la alimentaci\u00f3n. Con este fin, la plataforma Intel debe combinar todas las \u00faltimas innovaciones de Intel en eficiencia energ\u00e9tica, incluyendo PowerVia, los condensadores integrados Omni MIM, el desacoplamiento en el nivel del puente en EMIB-T, los condensadores eDTC y eMIM-T en el chip base, as\u00ed como los inductores integrados CoaxMIL para soportar reguladores de voltaje semi-integrados (IVR) situados debajo de cada pila y debajo del propio paquete (a diferencia del IVR en el caso de CoWoS-L de TSMC, que son parte del interposer). Esta red multinivel est\u00e1 dise\u00f1ada para mantener una corriente estable en cargas de trabajo de IA generativa sin reducci\u00f3n en los niveles de voltaje.<\/p>\n

Con su demostraci\u00f3n, Intel est\u00e1 claramente intentando atraer clientes. Hasta ahora, no se sabe si el acelerador de IA de nueva generaci\u00f3n bajo el c\u00f3digo Jaguar Shores, cuyo lanzamiento est\u00e1 programado para 2027, utilizar\u00e1 la arquitectura que Intel est\u00e1 mostrando hoy.<\/p>\n

Fuente:<\/strong><\/p>\n