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<\/center><\/p>\nEl GPGPU en desarrollo soporta arquitecturas de conjunto de instrucciones RISC-V de 32 y 64 bits, RV32IMF y RV64IMAFD, y puede incluir memoria compartida opcional, cach\u00e9s de niveles L1, L2 y L3, as\u00ed como un n\u00famero configurable de n\u00facleos, bloques de tareas (warps) y flujos. A su vez, para cada n\u00facleo se prev\u00e9 la posibilidad de incluir un n\u00famero configurable de ALU, FPU, LSU y SFU. Se pueden utilizar FPGA de Xilinx y Altera para la creaci\u00f3n de prototipos, y para la simulaci\u00f3n del funcionamiento del chip se pueden emplear Verilator (simulador Verilog), RTLSIM (simulaci\u00f3n RTL) y SimX (simulaci\u00f3n de software).<\/p>\n
Para el desarrollo de aplicaciones se ofrece un conjunto de herramientas, que incluye versiones adaptadas para trabajar con Vortex de PoCL (compilador y runtime de OpenCL), LLVM\/Clang, GCC y Binutils. El proyecto soporta la especificaci\u00f3n OpenCL 1.2 y a trav\u00e9s de la traducci\u00f3n a OpenCL se implementa la compatibilidad con la representaci\u00f3n intermedia de los sombreadores SPIR-V. <\/p>\n
Entre los cambios en Vortex 3.0:<\/p>\n
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- Se ha a\u00f1adido una pila gr\u00e1fica de hardware, que incluye bloques para rasterizaci\u00f3n, superposici\u00f3n de texturas y fusi\u00f3n de salida (OM \u2014 Output Merger). Para Mesa, sobre la base de la pila gr\u00e1fica implementada y el rasterizador por software lavapipe, se ha preparado un controlador Vulkan llamado vortexpipe.\n
- Se han ampliado las capacidades del n\u00facleo tensorial, dise\u00f1ado para acelerar la ejecuci\u00f3n de modelos de aprendizaje autom\u00e1tico, que ahora implementa soporte para la esparsidad estructural (structured sparsity) para la compresi\u00f3n de matrices de pesos.\n
- Se ha implementado la operaci\u00f3n WGMMA (multiplicaci\u00f3n de matrices a nivel de grupo de hilos) para multiplicaci\u00f3n de matrices de forma asincr\u00f3nica.\n
- Se ha a\u00f1adido el motor DXA (Aceleraci\u00f3n de Transferencia de Datos) para acelerar la transmisi\u00f3n de datos de la memoria global a la local.\n
- Se ha implementado una nueva arquitectura basada en el procesador de comandos (CP, Command Processor) y un planificador de hardware de n\u00facleos de c\u00e1lculo (KMU \u2014 Kernel Management Unit), que permite trasladar al chip las operaciones de despacho de flujos de c\u00e1lculo.\n
- Se propone una nueva biblioteca de runtime, que opera en modo no bloqueante y proporciona abstracciones que se traducen en comandos ejecutables en hardware de manera as\u00edncrona. Se soportan colas, eventos, m\u00f3dulos y sincronizaci\u00f3n basada en barreras as\u00edncronas con sem\u00e1ntica arrive\/wait\/event.\n
- Se ha agregado soporte para instrucciones acortadas de RISC-V (RVC).\n
- Se ha implementado soporte de hardware para operaciones at\u00f3micas (Hardware Atomics).\n
- Se ha redise\u00f1ado completamente la FPU y se han propuesto nuevos bloques multiplicadores (Wallace-tree, Folded-radix) y sumadores (Kogge-Stone).\n
- Se ha a\u00f1adido una pila de memoria virtual basada en el controlador de memoria (MMU) con soporte para arquitectura de direccionamiento virtual de 32 bits SV32.\n
- Soporte para la extensi\u00f3n RISC-V Zicond con implementaci\u00f3n de operaciones condicionales.\n
- Se ha integrado el control del reloj (clock gating).\n
- Se ha implementado soporte para el lenguaje HIP (Interfaz Heterog\u00e9nea para Portabilidad) a trav\u00e9s del marco chipStar, que traduce HIP a SPIR-V.\n
- Se asegura una integraci\u00f3n completa con el simulador GEM5 y se ha a\u00f1adido soporte para el simulador SimX en arquitectura TLM (Modelado a Nivel de Transacci\u00f3n).\n
- Se ha a\u00f1adido soporte para las herramientas de Synopsys y Yosys para la s\u00edntesis de l\u00f3gica para la producci\u00f3n de chips, as\u00ed como soporte para el uso de bibliotecas de elementos est\u00e1ndar ASAP7 (7nm), SAED14 (14nm) y NanGate (15nm).\n
- El kit de herramientas de referencia se ha actualizado a LLVM 20 y POCL 7.0.\n<\/ul>\n