{"id":33621,"date":"2019-10-31T21:53:47","date_gmt":"2019-10-31T18:53:47","guid":{"rendered":"https:\/\/prohoster.info\/blog\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620\/"},"modified":"2019-10-31T21:53:47","modified_gmt":"2019-10-31T18:53:47","slug":"additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","status":"publish","type":"post","link":"https:\/\/prohoster.info\/es\/blog\/administrirovanie\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","title":{"rendered":"Additional Uplinks en la arquitectura de l\u00f3gica de sistemas Intel C620","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

En la arquitectura de plataformas x86 han surgido dos corrientes que se complementan entre s\u00ed. Seg\u00fan una versi\u00f3n, es necesario avanzar hacia la integraci\u00f3n de los recursos computacionales y de control en un solo chip. El segundo enfoque defiende la distribuci\u00f3n de funciones: el procesador se equipa con un bus potente que forma un ecosistema perif\u00e9rico escalable. Este se basa en la topolog\u00eda de la l\u00f3gica de sistema Intel C620 para plataformas de alto nivel.<\/a><\/noindex><\/p>\n

La principal diferencia con respecto al chipset anterior Intel C610 radica en la ampliaci\u00f3n del canal de comunicaci\u00f3n entre el procesador y la periferia, que forma parte del chip PCH, mediante el uso de enlaces PCIe junto con el tradicional bus DMI.<\/p>\n

\"Additional
\n
\nAnalicemos m\u00e1s detalladamente las novedades del puente sur Intel Lewisburg: \u00bfqu\u00e9 enfoques evolutivos y revolucionarios han ampliado sus capacidades de comunicaci\u00f3n con los procesadores?<\/p>\n

Cambios evolutivos en la comunicaci\u00f3n CPU-PCH<\/h2>\n

\nDentro del enfoque evolutivo, el canal principal de comunicaci\u00f3n del CPU con el puente sur, que es el bus DMI (Direct Media Interface), ha obtenido soporte para el modo PCIe x4 Gen3 con un rendimiento de 8.0 GT\/S. Anteriormente, en Intel C610 PCH, la comunicaci\u00f3n entre el procesador y la l\u00f3gica de sistema se realizaba en modo PCIe x4 Gen 2 con un ancho de banda de 5.0 GT\/S.<\/p>\n

\"Additional
\n
\nComparaci\u00f3n de la funcionalidad de la l\u00f3gica de sistema Intel C610 y C620<\/em><\/p>\n

Observemos que este subsistema es significativamente m\u00e1s conservador que los puertos PCIe integrados en el procesador, que normalmente se utilizan para conectar GPU y unidades NVMe, donde PCIe 3.0 ya se ha utilizado desde hace tiempo y se prev\u00e9 una transici\u00f3n a PCI Express Gen4.<\/p>\n

Cambios revolucionarios en la comunicaci\u00f3n CPU-PCH<\/h2>\n

\nEntre los cambios revolucionarios se puede mencionar la adici\u00f3n de nuevos canales PCIe de comunicaci\u00f3n CPU-PCH, llamados Additional Uplinks. F\u00edsicamente, estos son dos puertos PCI Express que funcionan en modos PCIe x8 Gen3 y PCIe x16 Gen3, ambos a 8.0 GT\/S.<\/p>\n

\"Additional
\n
\nPara la interacci\u00f3n entre el CPU y el PCH Intel C620 se utilizan 3 buses: DMI y dos puertos PCI Express.<\/em><\/p>\n

\u00bfPor qu\u00e9 fue necesario revisar la topolog\u00eda existente de comunicaciones con Intel C620? En primer lugar, en el PCH puede integrarse hasta 4 controladores de red 10GbE con funcionalidad RDMA. En segundo lugar, la nueva y m\u00e1s r\u00e1pida generaci\u00f3n de coprocesadores Intel QuickAssist Technology (QAT) se encarga del cifrado del tr\u00e1fico de red y el intercambio con el subsistema de almacenamiento, proporcionando soporte de hardware para compresi\u00f3n y cifrado. Y, finalmente, el 'motor de innovaci\u00f3n' \u2014 Motor de Innovaci\u00f3n<\/a><\/noindex>, que estar\u00e1 disponible solo para los fabricantes OEM.<\/p>\n

Escalabilidad y flexibilidad<\/h2>\n

\nUna propiedad importante es la opci\u00f3n de elegir no solo la topolog\u00eda de conexi\u00f3n del PCH, sino tambi\u00e9n las prioridades de los recursos internos del chip en el acceso a canales de comunicaci\u00f3n de alta velocidad con el procesador (procesadores). Adem\u00e1s, en el modo especial EPO (EndPoint Only Mode), la conexi\u00f3n del PCH se realiza en estado de dispositivo PCI Express normal, que contiene recursos de 10 GbE e Intel QAT. A su vez, la interfaz cl\u00e1sica DMI, as\u00ed como varios subsistemas Legacy, mostrados en negro en el diagrama, est\u00e1n desactivados.<\/p>\n

\"Additional
\n
\nArquitectura interna del chip Intel C620 PCH<\/em><\/p>\n

Te\u00f3ricamente, esto permite usar m\u00e1s de un chip Intel C620 PCH en el sistema, escalando la funcionalidad de 10 GbE e Intel QAT de acuerdo con los requisitos de rendimiento. Al mismo tiempo, las funciones Legacy, que solo se requieren en una \u00fanica instancia, pueden estar habilitadas solo en uno de los PCH instalados.<\/p>\n

As\u00ed, la palabra final en el dise\u00f1o pertenecer\u00e1 al desarrollador de la plataforma, que actuar\u00e1 en funci\u00f3n de factores tecnol\u00f3gicos y de marketing, de acuerdo con el posicionamiento de cada producto espec\u00edfico.
\n
Fuente: habr.com<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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