{"id":74591,"date":"2020-03-18T20:42:50","date_gmt":"2020-03-18T17:42:50","guid":{"rendered":"https:\/\/prohoster.info\/blog\/administrirovanie\/pamyat-na-magnitnyh-serdechnikah-v-rakete-saturn-5"},"modified":"2020-03-18T20:42:50","modified_gmt":"2020-03-18T17:42:50","slug":"pamyat-na-magnitnyh-serdechnikah-v-rakete-saturn-5","status":"publish","type":"post","link":"https:\/\/prohoster.info\/es\/blog\/administrirovanie\/pamyat-na-magnitnyh-serdechnikah-v-rakete-saturn-5","title":{"rendered":"Memoria de n\u00facleos magn\u00e9ticos en el cohete Saturno 5","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

\"Memoria
\nLa computadora que operaba en el cohete lanzador (Launch Vehicle Digital Computer, LVDC) jug\u00f3 un papel clave en el programa lunar 'Apolo', controlando el cohete Saturno 5. Al igual que la mayor\u00eda de las computadoras de la \u00e9poca, almacenaba datos en peque\u00f1os n\u00facleos magn\u00e9ticos. En este art\u00edculo, Cloud4Y relata sobre el m\u00f3dulo de memoria LVDC de la lujosa colecci\u00f3n <\/a><\/noindex>de Steve Jurvetson. <\/i><\/a><\/noindex><\/p>\n

Este m\u00f3dulo de memoria fue mejorado a mediados de la d\u00e9cada de 1960. Para su creaci\u00f3n se utilizaron componentes de montaje superficial, m\u00f3dulos h\u00edbridos y conexiones flexibles, lo que lo hizo considerablemente m\u00e1s peque\u00f1o y liviano que la memoria de las computadoras de esa \u00e9poca. Sin embargo, el m\u00f3dulo de memoria solo pod\u00eda almacenar 4096 palabras de 26 bits.<\/p>\n

\"Memoria
\nM\u00f3dulo de memoria de n\u00facleos magn\u00e9ticos. Este m\u00f3dulo almacena 4K palabras de 26 bits de datos y 2 bits de paridad. Con cuatro m\u00f3dulos de memoria, que brindan una capacidad total de 16,384 palabras, pesa 2.3 kg y tiene dimensiones de 14 cm \u00d7 14 cm \u00d7 16 cm.<\/i><\/p>\n

El vuelo hacia la Luna comenz\u00f3 el 25 de mayo de 1961, cuando el presidente Kennedy declar\u00f3 que Am\u00e9rica habr\u00eda de aterrizar a un hombre en la Luna antes de que finalizara la d\u00e9cada. Para esto se utiliz\u00f3 el cohete Saturno 5, el cohete m\u00e1s potente jam\u00e1s creado. Saturno 5 fue gestionado y controlado por una computadora (aqu\u00ed m\u00e1s detalles<\/a><\/noindex> sobre ello) de la tercera etapa del cohete lanzador, comenzando desde el despegue en la \u00f3rbita terrestre y luego durante el viaje hacia la Luna. (La nave 'Apolo' se separ\u00f3 de la cohete 'Saturno 5' en este momento, y la tarea del LVDC fue cumplida).<\/p>\n

\"Memoria
\nEl LVDC est\u00e1 montado en un marco de soporte. Los conectores redondos son visibles en la parte frontal de la computadora. Se utilizaron 8 conectores el\u00e9ctricos y dos conectores para refrigeraci\u00f3n l\u00edquida.<\/i><\/p>\n

El LVDC era solo una de varias computadoras a bordo del 'Apolo'. El LVDC estaba conectado al sistema de control de vuelo, una computadora anal\u00f3gica de 45 kg. La computadora de navegaci\u00f3n a bordo del 'Apolo' (Apollo Guidance Computer, AGC) guiaba la nave espacial hacia la superficie lunar. El m\u00f3dulo de comando conten\u00eda un AGC, mientras que el m\u00f3dulo lunar conten\u00eda un segundo AGC junto con el sistema de navegaci\u00f3n de Abort, que era una computadora de respaldo en caso de emergencia.<\/p>\n

\"Memoria
\nHab\u00eda varias computadoras a bordo del Apolo<\/i> <\/p>\n

Dispositivos Unit Logic (ULD)<\/h2>\n

\nLVDC se cre\u00f3 utilizando una interesante tecnolog\u00eda h\u00edbrida llamada ULD, dispositivo de carga unitaria. Aunque parec\u00edan circuitos integrados, los m\u00f3dulos ULD conten\u00edan varios componentes. Utilizaban cristales de silicio simples, cada uno de los cuales ten\u00eda solo un transistor o dos diodos. Estas matrices, junto con resistencias impresas en pel\u00edcula gruesa, estaban instaladas en una placa de cer\u00e1mica para implementar circuitos como puertas l\u00f3gicas. Estos m\u00f3dulos eran una variante de los m\u00f3dulos SLT (Solid Logic Technology<\/a><\/noindex>), desarrollados para las computadoras de la popular serie S\/360 de IBM. IBM comenz\u00f3 a desarrollar los m\u00f3dulos SLT en 1961, antes de que los circuitos integrados se volvieran comercialmente viables, y para 1966, IBM produc\u00edan m\u00e1s de 100 millones de m\u00f3dulos SLT al a\u00f1o.<\/p>\n

Los m\u00f3dulos ULD eran significativamente m\u00e1s peque\u00f1os que los m\u00f3dulos SLT, como se puede ver en la foto a continuaci\u00f3n, lo que los hac\u00eda m\u00e1s adecuados para computadoras espaciales compactas. Los m\u00f3dulos ULD utilizaban placas de cer\u00e1mica en lugar de pinchos met\u00e1licos en SLT, y ten\u00edan contactos met\u00e1licos en la superficie superior en lugar de pines. Los sujetadores en la placa manten\u00edan el m\u00f3dulo ULD en su lugar y se conectaban a estos contactos. <\/p>\n

\u00bfPor qu\u00e9 utilizaba IBM m\u00f3dulos SLT en lugar de circuitos integrados? La raz\u00f3n principal era que los circuitos integrados estaban a\u00fan en una fase temprana, fueron inventados en 1959. En 1963, los m\u00f3dulos SLT ten\u00edan ventajas en t\u00e9rminos de costo y rendimiento en comparaci\u00f3n con los circuitos integrados. Sin embargo, los m\u00f3dulos SLT a menudo eran considerados como obsoletos en comparaci\u00f3n con los circuitos integrados. Una de las ventajas de los m\u00f3dulos SLT sobre los circuitos integrados era que las resistencias en SLT eran mucho m\u00e1s precisas que en los circuitos integrados. Durante la fabricaci\u00f3n, las resistencias de pel\u00edcula gruesa en los m\u00f3dulos SLT eran sometidas a un cuidadoso procesamiento con chorro de arena para eliminar la pel\u00edcula resistiva hasta alcanzar la resistencia deseada. Los m\u00f3dulos SLT tambi\u00e9n eran m\u00e1s baratos que circuitos integrados comparables en la d\u00e9cada de 1960.<\/p>\n

LVDC y el equipo relacionado utilizaban m\u00e1s de 50 tipos diferentes de ULD.<\/p>\n

\"Memoria
\nLos m\u00f3dulos SLT (izquierda) son significativamente m\u00e1s grandes que los m\u00f3dulos ULD (derecha). El tama\u00f1o del ULD es de 7,6 mm \u00d7 8 mm.<\/i> <\/p>\n

En la foto de abajo se muestran los componentes internos del m\u00f3dulo ULD. A la izquierda, en la placa de cer\u00e1mica, se pueden ver conductores conectados a cuatro peque\u00f1os cristales de silicio. Se asemeja a una placa de circuito, pero tenga en cuenta que es mucho m\u00e1s peque\u00f1a que una u\u00f1a. Los rect\u00e1ngulos negros a la derecha son resistencias de pel\u00edcula gruesa impresas en la parte inferior de la placa.<\/p>\n

\"Memoria
\nULD, vista desde arriba y desde abajo. Se pueden ver los cristales de silicio y las resistencias. Mientras que los m\u00f3dulos SLT ten\u00edan resistencias en la superficie superior, los m\u00f3dulos ULD las ten\u00edan en la parte inferior, lo que aumentaba la densidad, as\u00ed como el costo.<\/i> <\/p>\n

En la fotograf\u00eda de abajo se puede ver un cristal de silicio del m\u00f3dulo ULD, que incorporaba dos diodos. Las dimensiones son excepcionalmente peque\u00f1as, comparadas con cristales de az\u00facar que est\u00e1n al lado. El cristal ten\u00eda tres conexiones externas a trav\u00e9s de bolitas de cobre soldadas a tres c\u00edrculos. Los dos c\u00edrculos inferiores (\u00e1nodos de los dos diodos) estaban aleados (\u00e1reas m\u00e1s oscuras), mientras que el c\u00edrculo superior derecho era el c\u00e1todo, conectado a la base.<\/p>\n

\"Memoria
\nFotograf\u00eda de un cristal de silicio de dos diodos al lado de cristales de az\u00facar.<\/i> <\/p>\n

C\u00f3mo funciona la memoria en n\u00facleos magn\u00e9ticos.<\/h2>\n

\nLa memoria en n\u00facleos magn\u00e9ticos fue la forma principal de almacenamiento de datos en computadoras desde la d\u00e9cada de 1950, hasta que en la d\u00e9cada de 1970 fue reemplazada por dispositivos de almacenamiento semiconductores. La memoria estaba hecha de peque\u00f1os anillos de ferrita, llamados n\u00facleos. Los anillos de ferrita se organizaban en una matriz rectangular y a trav\u00e9s de cada anillo pasaban de dos a cuatro hilos para leer y escribir informaci\u00f3n. Los anillos permit\u00edan almacenar un bit de informaci\u00f3n. Un n\u00facleo se magnetizaba mediante un pulso de corriente a trav\u00e9s de los hilos que pasaban por el anillo de ferrita. La direcci\u00f3n de la magnetizaci\u00f3n de un n\u00facleo se pod\u00eda cambiar enviando un pulso en la direcci\u00f3n opuesta.<\/p>\n

Para leer el valor del n\u00facleo, se traduc\u00eda el impulso de corriente al estado 0. Si anteriormente el n\u00facleo estaba en el estado 1, el campo magn\u00e9tico cambiante creaba un voltaje en uno de los conductores que atravesaban los n\u00facleos. Pero si el n\u00facleo ya estaba en el estado 0, el campo magn\u00e9tico no habr\u00eda cambiado y no habr\u00eda habido un aumento de voltaje en el conductor de lectura. De este modo, el valor del bit en el n\u00facleo se le\u00eda restableci\u00e9ndolo a cero y verificando el voltaje en el conductor de lectura. Una caracter\u00edstica importante de la memoria en n\u00facleos magn\u00e9ticos era que el proceso de lectura del anillo de ferrita destru\u00eda su valor, por lo que el n\u00facleo necesitaba ser 'reescrito'.<\/p>\n

Usar un conductor separado para cambiar la magnetizaci\u00f3n de cada n\u00facleo era inconveniente, pero en los a\u00f1os 50 se desarroll\u00f3 la memoria de ferrita, que funcionaba seg\u00fan el principio de coincidencia de corrientes. El esquema de cuatro conductores \u2014X, Y, lectura, prohibici\u00f3n\u2014 se convirti\u00f3 en el est\u00e1ndar. La tecnolog\u00eda usaba una propiedad especial de los n\u00facleos, llamada hist\u00e9resis: una corriente peque\u00f1a no afectaba a la memoria de ferrita, pero una corriente por encima del umbral magnetizaba el n\u00facleo. Al alimentar con la mitad de la corriente necesaria en una l\u00ednea X y una l\u00ednea Y, solo el n\u00facleo donde se cruzaban ambas l\u00edneas recib\u00eda suficiente corriente para ser re-magnetizado, mientras que otros n\u00facleos permanec\u00edan intactos. <\/p>\n

\"Memoria
\nAs\u00ed luc\u00eda la memoria IBM 360 Model 50. LVDC y el modelo 50 utilizaban n\u00facleos de un tipo, conocidos como 19-32, porque su di\u00e1metro interno era de 19 mil (0.4826 mm) y su di\u00e1metro externo era de 32 mil (0,8 mm). En esta fotograf\u00eda se puede ver que por cada n\u00facleo pasan tres conductores, pero LVDC utiliz\u00f3 cuatro conductores.<\/i> <\/p>\n

En la foto de abajo se muestra una matriz rectangular de memoria LVDC. Esta matriz tiene 128 conductores X que van verticalmente y 64 conductores Y que van horizontalmente, con un n\u00facleo en cada intersecci\u00f3n. El \u00fanico conductor de lectura atraviesa todos los hilos en paralelo con los conductores en Y. El conductor de escritura y el conductor de prohibici\u00f3n pasan por todos los hilos en paralelo con los conductores en X. Los conductores se cruzan en el centro de la matriz; esto reduce el ruido inducido, porque el ruido de una mitad se neutraliza con el ruido de la otra mitad.<\/p>\n

\"Memoria
\nUna matriz de memoria ferr\u00edtica LVDC que contiene 8192 bits. La conexi\u00f3n con otras matrices se realiza a trav\u00e9s de pines en el lado exterior.<\/i> <\/p>\n

La matriz anterior ten\u00eda 8192 elementos, cada uno de los cuales almacenaba un bit. Para almacenar una palabra de memoria, varias matrices b\u00e1sicas se apilaban juntas, una para cada bit de la palabra. Los cables X e Y pasaban de forma serpentosa a trav\u00e9s de todas las matrices principales. Cada matriz ten\u00eda una l\u00ednea separada para lectura y una l\u00ednea separada de prohibici\u00f3n para escritura. La memoria LVDC utilizaba una pila de 14 matrices b\u00e1sicas (m\u00e1s abajo) que almacenaban una \"s\u00edlaba\" de 13 bits junto con un bit de paridad. <\/p>\n

\"Memoria
\nLa pila LVDC consiste en 14 matrices principales.<\/i> <\/p>\n

Escribir en la memoria de n\u00facleos magn\u00e9ticos requer\u00eda cables adicionales, llamados l\u00edneas de prohibici\u00f3n. Cada matriz ten\u00eda una l\u00ednea de prohibici\u00f3n que atravesaba todos los n\u00facleos de ella. Durante el proceso de escritura, la corriente pasaba a trav\u00e9s de las l\u00edneas X e Y, magnetizando los anillos seleccionados (uno por plano) en estado 1, manteniendo todos los 1 en la palabra. Para escribir un 0 en la posici\u00f3n del bit, la l\u00ednea se alimentaba con media corriente, opuesta a la l\u00ednea X. Como resultado, los n\u00facleos se manten\u00edan en valor 0. As\u00ed, la l\u00ednea de prohibici\u00f3n imped\u00eda que el n\u00facleo se invirtiera a 1. Cualquier palabra deseada podr\u00eda escribirse en la memoria activando las l\u00edneas de prohibici\u00f3n correspondientes.<\/p>\n

M\u00f3dulo de memoria LVDC.<\/h2>\n

\n\u00bfC\u00f3mo se construye f\u00edsicamente el m\u00f3dulo de memoria LVDC? En el centro del m\u00f3dulo de memoria se encuentra una pila de 14 matrices de memoria ferromagn\u00e9tica, mostradas anteriormente. Est\u00e1 rodeada de varias placas con circuitos para controlar los cables X e Y, las l\u00edneas de prohibici\u00f3n, las l\u00edneas de lectura de bits, detecci\u00f3n de errores y generaci\u00f3n de las se\u00f1ales de reloj necesarias. <\/p>\n

En general, la mayor parte de los circuitos relacionados con la memoria se encuentran en la l\u00f3gica computacional LVDC, no en el propio m\u00f3dulo de memoria. En particular, la l\u00f3gica de la computadora contiene registros para almacenar direcciones y palabras de datos y realizar transformaciones entre secuencial y paralelo. Tambi\u00e9n incluye un circuito de lectura desde las l\u00edneas de lectura de bits, verificaci\u00f3n de errores y temporizaci\u00f3n.<\/p>\n

\"Memoria
\nM\u00f3dulo de memoria indicando componentes clave. MIB (Placa de Interconexi\u00f3n Multicapa) es una placa de circuito impreso de 12 capas.<\/i> <\/p>\n

Placa del controlador de memoria Y.<\/h2>\n

\nLa palabra en la memoria de los n\u00facleos magn\u00e9ticos se selecciona al pasar las l\u00edneas X e Y correspondientes a trav\u00e9s del bloque principal de placas. Comencemos describiendo el esquema del controlador Y y c\u00f3mo genera una se\u00f1al a trav\u00e9s de una de las 64 l\u00edneas Y. En lugar de tener 64 circuitos de controladores separados, el m\u00f3dulo reduce la cantidad de circuitos utilizando 8 controladores 'altos' y 8 controladores 'bajos'. Est\u00e1n conectados en una configuraci\u00f3n 'matricial', por lo que cada combinaci\u00f3n de controladores altos y bajos selecciona diferentes filas. As\u00ed, 8 controladores 'altos' y 8 'bajos' seleccionan una de las 64 (8 \u00d7 8) l\u00edneas Y. <\/p>\n

\"Memoria
\nLa placa del controlador Y (frontal) gestiona las l\u00edneas de selecci\u00f3n Y en el bloque de placas.<\/i> <\/p>\n

En la foto de abajo se pueden ver algunos m\u00f3dulos ULD (blancos) y un par de transistores (dorados) que controlan las l\u00edneas de selecci\u00f3n Y. El m\u00f3dulo 'EI' es el coraz\u00f3n del controlador: impulsa un pulso de voltaje constante (E) o deja pasar un pulso de corriente continua (I) a trav\u00e9s de la l\u00ednea de selecci\u00f3n. La l\u00ednea de selecci\u00f3n se gestiona activando el m\u00f3dulo EI en modo de voltaje en un extremo de la l\u00ednea y el m\u00f3dulo EI en modo de corriente en el otro extremo. El resultado es un pulso con el voltaje y la corriente correctos, suficientes para magnetizar el n\u00facleo. Se requiere un gran pulso para invertirlo; el pulso de voltaje se fija en 17 voltios y la corriente var\u00eda de 180 mA a 260 mA dependiendo de la temperatura. <\/p>\n

\"Memoria
\nMacrofotograf\u00eda de la placa del controlador Y, mostrando seis m\u00f3dulos ULD y seis pares de transistores. Cada m\u00f3dulo ULD est\u00e1 etiquetado con el n\u00famero de pieza de IBM, el tipo de m\u00f3dulo (por ejemplo, 'EI') y un c\u00f3digo cuyo valor no est\u00e1 claro.<\/i> <\/p>\n

La placa tambi\u00e9n est\u00e1 equipada con m\u00f3dulos de seguimiento de errores (ED) que detectan cuando se activa m\u00e1s de una l\u00ednea de selecci\u00f3n Y simult\u00e1neamente. El m\u00f3dulo ED utiliza una soluci\u00f3n semi-anal\u00f3gica simple: suma las tensiones de entrada utilizando una red de resistores. Si la tensi\u00f3n resultante supera el umbral, se activa un interruptor. <\/p>\n

Debajo de la placa del controlador se encuentra una matriz de diodos que contiene 256 diodos y 64 resistencias. Esta matriz convierte 8 pares superiores y 8 pares inferiores de se\u00f1ales de la placa de controladores en conexiones con 64 l\u00edneas Y, que atraviesan la pila principal de placas. Los cables flexibles en la parte superior e inferior de la placa conectan la placa a la matriz de diodos. Dos cables flexibles a la izquierda (no visibles en la foto) y dos buses a la derecha (uno visible) conectan la matriz de diodos con el conjunto de n\u00facleos. El cable flexible visible a la izquierda conecta la placa Y con el resto de la computadora a trav\u00e9s de la placa de entrada\/salida, y un peque\u00f1o cable flexible en la esquina inferior derecha se conecta a la placa del generador de reloj.<\/p>\n

Placa del controlador de memoria X<\/h2>\n

\nEl esquema para controlar las l\u00edneas X es similar al esquema Y, exceptuando que hay 128 l\u00edneas X y 64 l\u00edneas Y. Dado que hay el doble de conductores X, el m\u00f3dulo tiene una segunda placa de controladores X debajo de ella. Aunque las placas X e Y tienen los mismos componentes, el cableado es diferente.<\/p>\n

\"Memoria
\nEsta placa y la similar debajo de ella controlan las filas X seleccionadas en la pila de placas con n\u00facleos.<\/i> <\/p>\n

En la foto de abajo se puede ver que algunos componentes de la placa est\u00e1n da\u00f1ados. Uno de los transistores est\u00e1 desplazado, el m\u00f3dulo ULD est\u00e1 roto por la mitad y otro est\u00e1 quebrado. El cableado es visible en el m\u00f3dulo roto, donde tambi\u00e9n se puede ver uno de los diminutos cristalitos de silicio (a la derecha). En esta foto tambi\u00e9n se pueden observar las trazas de las pistas conductoras verticales y horizontales en la placa de circuito impreso de 12 capas.<\/p>\n

\"Memoria
\nPrimer plano de la secci\u00f3n da\u00f1ada de la placa<\/i> <\/p>\n

Debajo de las placas de controladores X se encuentra una matriz de diodos X que contiene 288 diodos y 128 resistencias. La matriz de diodos X utiliza una topolog\u00eda diferente a la de la placa de diodos Y para evitar duplicar la cantidad de componentes. Al igual que la placa de diodos Y, esta placa contiene componentes montados verticalmente entre dos placas de circuito impreso. Este m\u00e9todo se llama \"cordwood\" y permite empaquetar los componentes de manera compacta.<\/p>\n

\"Memoria
\nLa macrofoto de la matriz de diodos X muestra diodos instalados verticalmente seg\u00fan el m\u00e9todo cordwood entre 2 placas de circuito impreso. Dos placas de controladores X se encuentran sobre la placa de diodos, separadas de ellas por espuma de poliuretano. Observe que las placas de circuito est\u00e1n muy cerca unas de otras.<\/i> <\/p>\n

Amplificadores de memoria<\/h2>\n

\nLa foto de abajo muestra la placa del amplificador de lectura. Tiene 7 canales para leer 7 bits de la pila de memoria; la placa id\u00e9ntica a continuaci\u00f3n procesa otros 7 bits, totalizando 14 bits. La tarea del amplificador de lectura es detectar una se\u00f1al d\u00e9bil (20 milivoltios) generada por un n\u00facleo magnetizable y convertirla en una salida de 1 bit. Cada canal consiste en un amplificador diferencial y un b\u00fafer, seguido de un transformador diferencial y un fijador de salida. A la izquierda, un cable flexible de 28 hilos se conecta a la pila de memoria, llevando los dos extremos de cada hilo de lectura al circuito del amplificador, comenzando con el m\u00f3dulo MSA-1 (amplificador de lectura de memoria). Los componentes individuales son resistencias (cilindros marrones), capacitores (rojos), transformadores (necesitados) y transistores (dorados). Los bits de datos salen de las placas del amplificador de lectura a trav\u00e9s de un cable flexible a la derecha.<\/p>\n

\"Memoria
\nLa placa del amplificador de lectura en la parte superior del m\u00f3dulo de memoria. Esta placa refuerza las se\u00f1ales de los cables de sensores para crear bits de salida.<\/i> <\/p>\n

Controlador de l\u00ednea de prohibici\u00f3n de escritura.<\/h2>\n

\nLos controladores de prohibici\u00f3n se utilizan para escribir en la memoria y se encuentran en la parte inferior del m\u00f3dulo principal. Hay 14 l\u00edneas de prohibici\u00f3n, una para cada matriz en la pila. Para escribir un 0 bit, el controlador correspondiente se activa, y la corriente a trav\u00e9s de la l\u00ednea de prohibici\u00f3n evita que el n\u00facleo cambie a 1. Cada l\u00ednea es conducida por los m\u00f3dulos ID-1 y ID-2 (controlador de l\u00ednea de prohibici\u00f3n de escritura) y un par de transistores. Resistencias de alta precisi\u00f3n de 20,8 ohmios en la parte superior e inferior de la placa regulan la corriente de prohibici\u00f3n. Un cable flexible de 14 hilos a la derecha conecta los controladores con los 14 cables de prohibici\u00f3n en la pila de placas con n\u00facleos.<\/p>\n

\"Memoria
\nLa placa de prohibici\u00f3n en la parte inferior del m\u00f3dulo de memoria. Esta placa genera 14 se\u00f1ales de prohibici\u00f3n que se utilizan durante la escritura.<\/i> <\/p>\n

Memoria del controlador de reloj.<\/h2>\n

\nEl controlador de reloj consiste en un par de placas que generan se\u00f1ales de sincronizaci\u00f3n para el m\u00f3dulo de memoria. Una vez que la computadora comienza la operaci\u00f3n con la memoria, varias se\u00f1ales de sincronizaci\u00f3n utilizadas por el m\u00f3dulo de memoria son generadas de manera as\u00edncrona por el controlador de reloj del m\u00f3dulo. Las placas del controlador de reloj est\u00e1n en la parte inferior del m\u00f3dulo, entre la pila y la placa de prohibici\u00f3n, por lo que las placas son dif\u00edciles de ver.<\/p>\n

\"Memoria
\nLas placas del controlador de frecuencia est\u00e1n por debajo de la pila principal de memoria, pero por encima de la placa de bloqueo.<\/i> <\/p>\n

Los componentes azules de la placa en la foto de arriba son potenci\u00f3metros de m\u00faltiples vueltas, presumiblemente para ajustar el tiempo o el voltaje. Tambi\u00e9n se pueden ver resistencias y condensadores en las placas. El diagrama muestra varios m\u00f3dulos MCD (Controlador de Reloj de Memoria), pero no hay m\u00f3dulos visibles en las placas. Es dif\u00edcil decir si esto se debe a la visibilidad limitada, cambios en el esquema o la presencia de otra placa con estos m\u00f3dulos.<\/p>\n

Panel de entrada\/salida de memoria.<\/h2>\n

\nLa \u00faltima placa del m\u00f3dulo de memoria es el panel de entrada\/salida, que distribuye las se\u00f1ales entre las placas del m\u00f3dulo de memoria y el resto de la computadora LVDC. El conector verde de 98 pines en la parte inferior se conecta al chasis de memoria LVDC, proporcionando se\u00f1ales y energ\u00eda desde la computadora. La mayor parte de los conectores de pl\u00e1stico est\u00e1n rotos, lo que expone los contactos. La placa distribuidora est\u00e1 conectada a este conector mediante dos cables flexibles de 49 pines en la parte inferior (solo se ve el cable frontal). Otros cables flexibles distribuyen las se\u00f1ales a la placa X-driver (izquierda), la placa Y-driver (derecha), la placa de amplificaci\u00f3n de lectura (arriba) y la placa de prohibici\u00f3n (abajo). 20 condensadores en la placa filtran la energ\u00eda suministrada al m\u00f3dulo de memoria.<\/p>\n

\"Memoria
\nPlaca de entrada\/salida entre el m\u00f3dulo de memoria y el resto de la computadora. El conector verde en la parte inferior se conecta a la computadora, y estas se\u00f1ales se env\u00edan a trav\u00e9s de cables planos a otras partes del m\u00f3dulo de memoria.<\/i> <\/p>\n

Salida<\/h2>\n

\nEl m\u00f3dulo de memoria LVDC proporcionaba un almacenamiento compacto y confiable. En la mitad inferior de la computadora se pod\u00edan colocar hasta 8 m\u00f3dulos de memoria. Esto permiti\u00f3 que la computadora almacenara 32. kilowords. <\/a><\/noindex>26 palabras de 26 bits o 16 kilowords en modo redundante de alta confiabilidad \"duplex\".<\/p>\n

Una caracter\u00edstica interesante del LVDC era que los m\u00f3dulos de memoria se pod\u00edan mirrear para mayor confiabilidad. En modo \"duplex\", cada palabra se almacenaba en dos m\u00f3dulos de memoria. Si ocurr\u00eda un error en un m\u00f3dulo, se pod\u00eda recuperar la palabra correcta del otro m\u00f3dulo. Aunque esto garantizaba confiabilidad, reduc\u00eda la capacidad de memoria a la mitad. Alternativamente, los m\u00f3dulos de memoria pod\u00edan utilizarse en modo \"simplex\", donde cada palabra se almacenaba una vez.<\/p>\n

\"Memoria
\nLVDC pod\u00eda albergar hasta ocho m\u00f3dulos de memoria del procesador central.<\/i> <\/p>\n

El m\u00f3dulo de memoria de n\u00facleos magn\u00e9ticos permite una representaci\u00f3n visual del tiempo en que se necesitaba un m\u00f3dulo de 5 libras (2.3 kg) para almacenar 8 KB. Sin embargo, esta memoria era bastante avanzada para su \u00e9poca. Dispositivos similares dejaron de usarse en la d\u00e9cada de 1970 con la llegada de la DRAM de semiconductores.<\/p>\n

El contenido de la memoria RAM se conserva al desconectar la alimentaci\u00f3n, por lo que es bastante probable que el m\u00f3dulo a\u00fan almacene software desde el \u00faltimo uso de la computadora. S\u00ed, all\u00ed se puede encontrar algo interesante incluso despu\u00e9s de d\u00e9cadas. Ser\u00eda curioso intentar recuperar esos datos, pero un circuito da\u00f1ado presenta un problema, por lo que probablemente no se pueda extraer el contenido del m\u00f3dulo de memoria durante d\u00e9cadas.<\/p>\n

\u00bfQu\u00e9 m\u00e1s \u00fatil se puede leer en el blog? Cloud4Y<\/a><\/noindex><\/b><\/p>\n

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\n
Fuente: habr.com<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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