Nagu me teame, kaasneb üleminekuga 3 nm protsessitehnoloogiale üleminek uuele transistoride arhitektuurile. Samsungi mõistes on need näiteks MBCFET (Multi Bridge Channel FET) transistorid, milles transistori kanal näeb välja nagu mitu kanalit, mis asetsevad üksteise kohal nanolehtede kujul, mida ümbritseb igast küljest värav (täpsemalt , vaata ).
Belgia keskuse Imeci arendajate sõnul on tegemist progressiivse, kuid mitte ideaalse transistorstruktuuriga, mis kasutab vertikaalseid FinFET-väravaid. Ideaalne tehnoloogiliste protsesside jaoks, mille elemendi skaala on alla 3 nm , mille pakkusid välja belglased.
Imec on välja töötanud poolitatud lehtede ehk Forksheetiga transistori. Need on samad vertikaalsed nanolehed nagu transistorkanalid, kuid eraldatud vertikaalse dielektrikuga. Dielektriku ühele küljele luuakse n-kanaliga transistor, teisele p-kanaliga. Ja neid mõlemaid ümbritseb ühine katik vertikaalse ribi kujul.
Erineva juhtivusega transistoride vahelise kiibi vahemaa vähendamine on veel üks suur väljakutse protsessi edasisel vähendamisel. TCAD-i simulatsioonid kinnitasid, et jagatud lehe transistor vähendab stantsi pindala 20 protsenti. Üldiselt vähendab uus transistori arhitektuur standardse loogikaelemendi kõrgust 4,3 rajani. Lahter muutub lihtsamaks, mis kehtib ka SRAM-mäluelemendi valmistamise kohta.
Lihtne üleminek nanolehe-transistorilt jagatud nanolehe-transistorile suurendab jõudlust 10% võrra, säilitades samal ajal tarbimise, või vähendab tarbimist 24% ilma jõudlust suurendamata. 2 nm protsessi simulatsioonid näitasid, et eraldatud nanolehti kasutav SRAM-rakk vähendaks kombineeritud pindala ja parandaks jõudlust kuni 30%, kui p- ja n-ristmiku vahekaugus on kuni 8 nm.
Allikas: 3dnews.ru