{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/et\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 on n\u00fc\u00fcd saadaval, avatud GPGPU RISC-V arhitektuuril.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
V\u00e4lja on antud Vortex 2.2 v\u00e4ljaanne, mis arendab avatud GPGPU RISC-V k\u00e4su arhiitektuuri ja on m\u00f5eldud t\u00f6\u00f6tlusprotsesside l\u00e4biviimiseks paralleelsetes arvutustes, kasutades OpenCL API-d ja SIMT (Single Instruction, Multiple Threads) t\u00e4itmismudelit. Projekti saab kasutada ka 3D-graafika uurimisteks ja uute GPU arhitektuuride v\u00e4ljat\u00f6\u00f6tamiseks. Skeemid, riistvara plokkide kirjeldused Verilog keeles, simulaator, draiverid ja seotud projektidokumendid on litsentseeritud Apache 2.0 alusel. <\/p>\n
GPGPU aluseks on t\u00fc\u00fcpiline ISA RISC-V, mida on laiendatud m\u00f5nede t\u00e4iendavate k\u00e4sklustega, mis on vajalikud GPU funktsioonide ja voogude haldamiseks. Selle k\u00e4igus on RISC-V k\u00e4suarkitektuuri muudatused minimaalseteks ja v\u00f5imalusel kasutatakse juba olemasolevaid vektork\u00e4sklusi. T\u00e4iendavate k\u00e4skluste seas on m\u00e4rkimisv\u00e4\u00e4rne: \u00abtex\u00bb tekstuuride t\u00f6\u00f6tlemise kiirendamiseks, vx_rast ristariseerimise juhtimiseks, vx_rop fragmentide, s\u00fcgavuse ja l\u00e4bipaistvuse t\u00f6\u00f6tlemiseks, vx_imadd korrutamise ja liitmise teostamiseks, vx_wspawn, vx_tmc ja vx_bar instruktsioonide ja nende voogude (wavefront, simuleeritud niidi hulk, mis on paralleelselt t\u00e4idetud SIMD-mootoriga) aktiveerimiseks, vx_split ja vx_join.
<\/center> <\/p>\n
Arendatav GPGPU toetab 32- ja 64-bitiseid RISC-V RV32IMF ja RV64IMAFD k\u00e4su arhiitektuure ning v\u00f5ib sisaldada valikulist jagatud m\u00e4lu, L1, L2 ja L3 tasandi vahem\u00e4ltega ning kohandatava tuumade, t\u00f6\u00f6plokkide (warps) ja voogude arvu. Iga tuuma jaoks on v\u00f5imalik aktiveerida kohandatav arv ALU, FPU, LSU ja SFU. Protot\u00fc\u00fcpide loomiseks saab kasutada FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 ja Xilinx Versal VCK5000. Kiibi t\u00f6\u00f6 simuleerimiseks saab kasutada Verilatorit (Verilog simulaator), RTLSIM-i (RTL simuleerimine) ja SimX-i (programmiline simuleerimine). <\/p>\n
Rakenduste arendamiseks on saadaval t\u00f6\u00f6riistakomplekt, mis sisaldab Vortexile kohandatud PoCL (OpenCLi kompilaator ja runtime), LLVM\/Clang, GCC ja Binutils variante. Projekt toetab OpenCL 1.2 spetsifikatsiooni ja vahendina OpenCLis on rakendatud SPIR-V shaderite vaheversiooni toetus. Vortexi tehnoloogiate jaoks arendatakse avatud GPU Skyboxi, mis toetab Vulkan graafilist API-d. Skyboxi protot\u00fc\u00fcp, mis on loodud Altera Stratix 10 FPGA baasil ja sisaldab 32 s\u00fcdamikku (512 l\u00f5ime), saavutas 230 MHz sagedusel 3,7 gigapikslit sekundis (29,4 gigatehingut sekundis) renderdamise j\u00f5udluse. <\/p>\n
Vortex 2.2 versiooni muudatused: <\/p>\n
\n
Lisatud API vx_spawn_taskgroups, et k\u00e4ivitada s\u00fcdamikke, mis toetavad segmenteritud 3D-\u00fclesannete t\u00e4itmist.\n
Lisatud ZICOND toetus, RISC-V k\u00e4su arhiitehtuuri laiendusele, mis tagab tingimusliku t\u00e4itmise operatsioonide ilma hargnemiseta.\n
OpenCLi kompilaator on muudetud, et planeerida t\u00e4itmist individuaalsete l\u00f5imede tasandil (thread-level, iga l\u00f5ng t\u00e4idab oma \u00fclesannet iseseisvalt teistest l\u00f5imedest), mitte \u00fclesande gruppide (warp-level) tasandil, nagu varem.\n
OpenCLis on lisatud JIT-kompileerimise ja 64-bitiste s\u00fcdamike toetus.\n
Pakutud uus dokumentatsioon Xilinxi FPGA seadistamiseks.\n
Lisatud loogika s\u00fcnteesi testimine Yosysi t\u00f6\u00f6riistakomplekti abil.\n
Hierarhilistes flush- ja write-back operatsioonides on tagatud l\u00e4\u00e4tse toetus.\n
Optimeeritud on scoreboard-sertifitseerimise kiirus ja operaatorite t\u00f6\u00f6tlemine registrite \u00fclekannete tasemel (RTL, Register Transfer Level).\n
Lisatud DRAM-m\u00e4lu simulaatori Ramulator 2.0 toetus.\n
Tegustatud on \u00fcleminek uutele Verilator 5.0 (SystemVerilog simulaator) ja LLVM 18.0 versioonidele ning uuendatud t\u00f6\u00f6riistakomplekti CentOS 7.9 p\u00f5hjal.\n
Travis CI pideva integreerimise s\u00fcsteemi asemel on kasutusele v\u00f5etud GitHub CI teenus. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n