{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/et\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Saadaval on Vortex 2.2, avatud GPGPU RISC-V arhitektuuri baasil.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Vortex 2.2 projekti v\u00e4ljaanne, mis arendab avatud GPGPU-d RISC-V k\u00e4su kogumi arhitektuuri p\u00f5hjal, on avalikustatud. See on kavandatud paralleelsete arvutuste teostamiseks OpenCL API ja SIMT (Single Instruction, Multiple Threads) t\u00e4itmisre\u017eiimi abil. Projekti saab kasutada ka 3D-graafika uurimiste l\u00e4biviimiseks ja uute GPU arhitektuuride arendamiseks. Verilogi keeles on saadaval skeemid, k\u00e4sitsi kirjutatud kirjeldused, simulaator, draiverid ja muud projektiga seotud dokumendid, mis on litsentsitud Apache 2.0 alusel. <\/p>\n
GPGPU aluseks on t\u00fc\u00fcpiline ISA RISC-V, mida on laiendatud m\u00f5ne t\u00e4iendava k\u00e4suga, mis on vajalikud GPU funktsioonide ja voogude haldamiseks. Samal ajal on RISC-V k\u00e4su arhitektuuri muudatused minimaalsed ning kasutatakse v\u00f5imalikult palju juba olemasolevaid vektork\u00e4ske. T\u00e4iendavate k\u00e4skude hulka kuuluvad: \u201etex\u201c tekstuuride t\u00f6\u00f6tlemise kiirendamiseks, vx_rast rasteriseerimise haldamiseks, vx_rop fragmentide, s\u00fcgavuse ja l\u00e4bipaistvuse t\u00f6\u00f6tlemiseks, vx_imadd \u201ekorruta ja liida\u201c teostamiseks, vx_wspawn, vx_tmc ja vx_bar instruktsioonide ja voogude (wavefront, rippmen\u00fc\u00fc, samaaegselt t\u00f6\u00f6tavad SIMD mootori niidid) aktiveerimiseks, vx_split ja vx_join.
<\/center> <\/p>\n
Arendatav GPGPU toetab 32- ja 64-bitiseid RISC-V RV32IMF ja RV64IMAFD k\u00e4skluste komplekte ning v\u00f5ib sisaldada valikulist jagatud m\u00e4lu, L1, L2 ja L3 taseme vahem\u00e4lusid ning kohandatavat tuumade, t\u00f6\u00f6plokkide (warps) ja niitide arvu. Iga tuuma jaoks on v\u00f5imalik lubada kohandatavat arvu ALU, FPU, LSU ja SFU komponente. Protot\u00fc\u00fcpide loomiseks saab kasutada FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 ja Xilinx Versal VCK5000. Kiibi t\u00f6\u00f6 simuleerimiseks v\u00f5ivad kasutada Verilatorit (Verilog simulaator), RTLSIMi (RTL simulatsioon) ja SimX-i (tarkvaraline simulatsioon). <\/p>\n
Rakenduste arendamiseks on saadaval t\u00f6\u00f6riistakomplekt, mis sisaldab Vortexile kohandatud PoCL variante (OpenCL kompilaator ja t\u00f6\u00f6aeg), LLVM\/Clang, GCC ja Binutils. Projekt toetab OpenCL 1.2 spetsifikatsiooni ning vahepealse esitluse \u0161ejderite SPIR-V toetamine on realiseeritud OpenCL-i kaudu. Vortexi tehnoloogiate graafika jaoks arendatakse avatud GPU Skybox, mis toetab graafilist API-d Vulkan. Skyboxi protot\u00fc\u00fcp, mis on loodud FPGA Altera Stratix 10 baasil ja sisaldab 32 tuuma (512 voolu), saavutas 230 MHz sagedusel 3,7 gigapikslise sekundi t\u00e4itmisv\u00f5ime (29,4 gigatransaktsiooni sekundis). <\/p>\n
Vortex versioonis 2.2 toimunud muudatused: <\/p>\n
\n
Lisatud API vx_spawn_taskgroups, et k\u00e4ivitada tuumad, mis toetavad 3D-\u00fclesannete segmentaalset t\u00e4itmist.\n
Lisatud ZICOND toele, RISC-V k\u00e4su komplekti arhitektuuri laiendus, mis v\u00f5imaldab tingimuslike operatsioonide t\u00e4itmist ilma harudeta.\n
OpenCL kompilaator on viidud \u00fcle eraldi voogude (thread-level) t\u00e4itmise ajakavale, kus iga voog t\u00e4idab oma \u00fclesannet s\u00f5ltumatult teistest voogudest, mitte \u00fclesande r\u00fchmade (warp-level) p\u00f5hjal nagu varem.\n
OpenCL-is on lisatud JIT-kompilaatori ja 64-bitiste tuumade tugi.\n
Rakendatud on Vortex runtime d\u00fcnaamilise laadimise tugi.\n
Esitatud on uus dokumentatsioon FPGA Xilinx seadistamiseks.\n
Lisatud on loogika s\u00fcnteesi testimine Yosys t\u00f6\u00f6riistade abil.\n
Hierarhilistes flush operatsioonides ja write-back re\u017eiimis on tagatud vahem\u00e4lu tugi.\n
Optimeeritud on scoreboard-verifitseerimise ja registri\u00fclekande (RTL, Register Transfer Level) operatsioonide kiirus.\n
Lisatud on DRAM-m\u00e4lu simulaatori Ramulator 2.0 tugi.\n
\u00dclemineku on tehtud uutele versioonidele Verilator 5.0 (SystemVerilog simulaator) ja LLVM 18.0, ning CentOS 7.9 p\u00f5hine t\u00f6\u00f6riistakomplekt on ajakohastatud.\n
Travis CI pideva integreerimise s\u00fcsteemi asemel on kasutusele v\u00f5etud GitHub CI teenus. <\/ul>\n
![\"Saadaval](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n