Dakigunez, 3 nm-ko prozesu-teknologiarako trantsizioa transistore-arkitektura berri baterako trantsizioarekin batera joango da. Samsung-en terminoetan, adibidez, MBCFET (Multi Bridge Channel FET) transistoreak izango dira, transistore-kanalak nanoorrialde forman bata bestearen gainean kokatutako hainbat kanal itxura izango baitu, alde guztietatik ate batez inguratuta (xehetasun gehiagorako). , ikusi ).
Imec Belgikako zentroko garatzaileen arabera, hau transistore-egitura progresiboa da, baina ez da ideala, FinFET ate bertikalak erabiliz. 3 nm-tik beherako elementuen eskalak dituzten prozesu teknologikoetarako aproposa , belgikarrek proposatu zutena.
Imec-ek transistore bat garatu du zatitutako orrialdeekin edo Forksheetekin. Transistore-kanalen nanoorrialde bertikal berdinak dira, baina dielektriko bertikal batek bereizita. Dielektrikoaren alde batean, n kanala duen transistore bat sortzen da, bestetik, p kanala duena. Eta biak saihets bertikal moduan pertsiana komun batez inguratuta daude.
Eroankortasun desberdina duten transistoreen arteko txiparen arteko distantzia murriztea da beste erronka handi bat prozesu txikiagotzeko. TCAD simulazioek baieztatu zuten orrialde zatitutako transistoreak ehuneko 20ko murrizketa emango zuela trokelaren eremua. Oro har, transistoreen arkitektura berriak zelula logiko estandarraren altuera 4,3 pistara murriztuko du. Zelula sinpleagoa izango da, SRAM memoria-zelularen fabrikazioari ere aplikatzen zaiona.
Nanopage transistore batetik zatitutako nanopage transistore batera trantsizio sinple batek errendimendua %10 handituko du kontsumoa mantenduz, edo kontsumoa %24 murriztea errendimendua irabazi gabe. 2nm-ko prozesurako simulazioek erakutsi zuten bereizitako nanoorrialdeak erabiliz SRAM zelula batek eremuaren murrizketa eta errendimendua %30erainoko hobekuntza konbinatua emango zuela p- eta n-juntatze-tartearekin 8 nm-raino.
Iturria: 3dnews.ru