Kuten tiedämme, siirtyminen 3 nm:n prosessitekniikkaan liittyy siirtymiseen uuteen transistoriarkkitehtuuriin. Samsungin termein nämä tulevat olemaan esimerkiksi MBCFET (Multi Bridge Channel FET) -transistoreja, joissa transistorikanava näyttää useilta nanosivuina toistensa päällä sijaitsevilta kanavilta, joita ympäröi joka puolelta portti (lisätietoja , katso ).
Belgialaisen keskuksen Imecin kehittäjien mukaan tämä on progressiivinen, mutta ei ihanteellinen transistorirakenne, joka käyttää pystysuuntaisia FinFET-portteja. Ihanteellinen teknisiin prosesseihin, joissa elementtimittakaava on alle 3 nm , jota belgialaiset ehdottivat.
Imec on kehittänyt transistorin, jossa on jaetut sivut tai Forksheet. Nämä ovat samoja pystysuuntaisia nanosivuja kuin transistorikanavat, mutta ne erotetaan pystysuoralla eristeellä. Eristeen toiselle puolelle luodaan n-kanavainen transistori, toiselle p-kanavainen transistori. Ja molempia ympäröi yhteinen suljin pystysuoran rivan muodossa.
Toinen suuri haaste prosessin pienentämiselle on sirun välisen etäisyyden pienentäminen eri johtavuudella olevien transistorien välillä. TCAD-simulaatiot vahvistivat, että jaetun sivun transistori pienentäisi meistin pinta-alaa 20 prosenttia. Yleisesti ottaen uusi transistoriarkkitehtuuri pienentää loogisen solun standardikorkeuden 4,3 raitaan. Solu yksinkertaistuu, mikä koskee myös SRAM-muistisolun valmistusta.
Yksinkertainen siirtyminen nanosivutransistorista jaettuun nanosivutransistoriin parantaa suorituskykyä 10 % samalla kun kulutus säilyy tai kulutus vähenee 24 % tehostamatta. Simulaatiot 2 nm:n prosessille osoittivat, että erotettuja nanosivuja käyttävä SRAM-kenno pienentäisi pinta-alaa ja paranisi suorituskykyä jopa 30 % p- ja n-liitosvälin ollessa jopa 8 nm.
Lähde: 3dnews.ru