L'attaque TSA entraînant une fuite d'informations provenant des structures microarchitecturales des CPU AMD

La société AMD a révélé des informations sur une nouvelle classe d'attaques microarchitecturales ciblant ses processeurs — TSA (Transient Scheduler Attack). Cette attaque permet à un attaquant de contourner les mécanismes d'isolation du CPU et de déterminer les données traitées dans d'autres contextes, par exemple, de récupérer des informations traitées au niveau du noyau depuis l'espace utilisateur, ou de connaître des données utilisées dans une autre machine virtuelle depuis une machine virtuelle invité.

Les vulnérabilités ont été identifiées lors du développement d'un outil créé par des chercheurs de Microsoft et de l'École polytechnique fédérale de Zurich pour le stress-test de l'isolation microarchitecturale entre différentes zones de compartimentation, telles que le noyau, les machines virtuelles et les processus.

La méthode d'attaque repose sur la dépendance du temps d'exécution de certaines instructions par rapport à l'état des structures microarchitecturales. Lorsque le processeur attend que l'instruction de lecture des données depuis la mémoire se termine rapidement (par exemple, en supposant que les données sont dans le cache L1), mais ne parvient pas à récupérer les données avec succès, un état de « fausse complétion » (false completion) de l'instruction se produit. À ce stade, le processeur peut déjà planifier l'exécution spéculative d'autres opérations dépendantes du résultat de l'instruction de chargement depuis la mémoire.

Étant donné que le chargement ne s'est pas terminé, les données qui lui sont associées sont considérées comme invalides par le processeur, et l'opération de chargement est ensuite répétée. Les opérations dépendantes sont également répétées une fois que les données correctes sont prêtes. Dans ce processus, le vidage de pipeline (pipeline flush) après l'exécution de l'instruction pour laquelle un état de « fausse complétion » a été enregistré n'est pas effectué, et des données incorrectes peuvent être redirigées vers des opérations dépendantes.

L'exécution de telles opérations ne modifie pas l'état du cache et du TLB (Translation Lookaside Buffer), c'est-à-dire que les données ne peuvent pas être récupérées par des méthodes traditionnelles de détermination de l'état du cache. Cependant, ces données influent sur le temps d'exécution d'autres instructions. L'analyse du temps d'exécution peut servir de source de fuite d'informations des structures microarchitecturales, résultant de l'exécution spéculative d'autres opérations.

Selon la source d'extraction des données résiduelles, deux vulnérabilités ont été identifiées :

• CVE-2024-36350 (TSA-SQ — File d'attente de stockage TSA) — fuite du tampon d'opérations d'écriture (File d'attente de stockage), permettant de déterminer le résultat des instructions d'écriture en mémoire.
• CVE-2024-36357 (TSA-L1 — Cache de données L1 TSA) — fuite via le cache L1D.

Les vulnérabilités se manifestent dans la famille de processeurs AMD (Fam19h) basée sur les microarchitectures Zen 3 et Zen 4. Par exemple, le problème est présent dans les séries de CPU AMD Ryzen 5000/6000/7000/8000, AMD EPYC Milan/Milan-X/Genoa/Genoa-X/Bergamo/Siena, AMD Instinct MI300A, AMD Ryzen Threadripper PRO 7000 WX, AMD EPYC Embedded 7003/8004/9004/97X4, AMD Ryzen Embedded 5000/7000/V3000.

Les modifications nécessaires pour bloquer les vulnérabilités sont incluses dans la mise à jour de décembre du microcode et des firmware PI (Platform Initialization), fournis aux fabricants OEM. Les correctifs de protection contre la vulnérabilité ont été transmis pour intégration dans le noyau Linux (une option de ligne de commande du noyau « tsa=off » est prévue pour désactiver la protection, qui affecte négativement les performances). Le correctif a également été ajouté à l'hyperviseur Xen. Pour bloquer la vulnérabilité, une mise à jour du microcode et l'activation du mode de protection au niveau du noyau ou de l'hyperviseur sont nécessaires.

Source : opennet.ru