Dans l'architecture des plateformes x86, deux courants ont émergé, se complétant mutuellement. Selon une version, il est nécessaire de progresser vers l'intégration des ressources de calcul et de gestion dans un seul circuit. L'autre approche prône la répartition des tâches : le processeur est équipé d'un bus performant qui forme un écosystème périphérique évolutif. Cela sert de base à la topologie de la logique système Intel C620 pour les plateformes de haut niveau.
La principale distinction par rapport au chipset précédent Intel C610 réside dans l'élargissement du canal de communication entre le processeur et les périphériques intégrés dans le chipset PCH, grâce à l'utilisation de liens PCIe aux côtés du bus DMI traditionnel.
Examinons plus en détail les innovations du pont Sud Intel Lewisburg : quelles approches évolutionnaires et révolutionnaires ont étendu ses pouvoirs en communication avec les processeurs?
Changements évolutionnaires dans la communication CPU-PCH
Dans le cadre de l'approche évolutionnaire, le principal canal de communication entre le CPU et le pont Sud, qui est le bus DMI (Direct Media Interface), a bénéficié du support du mode PCIe x4 Gen3 avec une performance de 8.0 GT/S. Auparavant, dans le PCH Intel C610, la communication entre le processeur et la logique système se faisait en mode PCIe x4 Gen 2 avec une bande passante de 5.0 GT/S.
Comparaison des fonctionnalités de la logique système Intel C610 et C620
Notons que ce sous-système est significativement plus conservateur que les ports PCIe intégrés au processeur, généralement utilisés pour connecter des GPU et des disques NVMe, où le PCIe 3.0 est déjà largement utilisé et où une transition vers le PCI Express Gen4 est prévue.
Changements révolutionnaires dans la communication CPU-PCH
Parmi les changements révolutionnaires, on peut citer l'ajout de nouveaux canaux PCIe de communication CPU-PCH, appelés Additional Uplinks. Physiquement, ce sont deux ports PCI Express fonctionnant en modes PCIe x8 Gen3 et PCIe x16 Gen3, tous deux à 8.0 GT/S.
Pour l'interaction entre le CPU et le PCH Intel C620, trois bus sont utilisés : DMI et deux ports PCI Express.
Pourquoi était-il nécessaire de reconsidérer la topologie de communication avec l'Intel C620 ? Premièrement, le PCH peut intégrer jusqu'à 4 contrôleurs réseau 10GbE avec fonctionnalité RDMA. Deuxièmement, le chiffrement du trafic réseau et des échanges avec le sous-système de stockage est pris en charge par la nouvelle génération plus rapide de coprocesseurs Intel QuickAssist Technology (QAT), qui fournit un support matériel pour la compression et le cryptage. Et enfin, le « moteur d'innovation » — , qui sera accessible uniquement aux fabricants OEM.
Évolutivité et flexibilité
Une caractéristique importante est la possibilité de choisir non seulement la topologie de connexion du PCH, mais aussi les priorités des ressources internes de la puce pour l'accès aux canaux de communication rapides avec le processeur (processeurs). De plus, en mode spécial EPO (EndPoint Only Mode), la connexion du PCH se fait en tant que dispositif PCI Express standard, contenant des ressources 10 GbE et Intel QAT. Dans ce cas, l'interface DMI classique, ainsi qu'un certain nombre de sous-systèmes hérités, indiqués en noir sur le diagramme, sont désactivés.
Architecture interne de la puce Intel C620 PCH
Théoriquement, cela permet d'utiliser plus d'une puce Intel C620 PCH dans le système, en faisant évoluer la fonctionnalité 10 GbE et Intel QAT en fonction des exigences de performance. Dans ce cas, les fonctions héritées, nécessaires uniquement une fois, peuvent être activées uniquement sur l'une des puces PCH installées.
Ainsi, le dernier mot en matière de conception appartiendra au développeur de la plateforme, agissant sur la base de facteurs technologiques et marketing conformément au positionnement de chaque produit spécifique.
Source : habr.com
