À la lumière de la barrière imminente dans la production de puces, qui est l'impossibilité de réduire davantage l'échelle des processus technologiques, l'emballage multi-puces des cristaux devient primordial. La performance des processeurs de demain sera mesurée par la complexité ou, mieux dit, par la sophistication des solutions. Plus il y aura de fonctions assignées à une petite puce de processeur, plus la plateforme sera puissante et efficace. Ainsi, le processeur lui-même représentera une plateforme composée de multiples cristaux hétérogènes, reliés par un bus à haute vitesse, qui ne sera pas moins performant (en termes de vitesse et de consommation) qu'un seul cristal monolithique. En d'autres termes, le processeur deviendra à la fois la carte mère et un ensemble de cartes d'extension, y compris la mémoire, les périphériques, etc.
La société Intel a déjà démontré la mise en œuvre de deux technologies propriétaires pour l'emballage spatial des cristaux hétérogènes dans un seul boîtier. Ce sont les technologies EMIB et . La première consiste en des ponts d'interface intégrés dans un substrat de montage pour la disposition horizontale des cristaux, tandis que la seconde est une disposition tridimensionnelle ou empilée de cristaux utilisant, entre autres, des canaux métalliques verticaux traversants (TSVs). Grâce à la technologie EMIB, la société produit des FPGA de la génération Stratix X et des processeurs hybrides Kaby Lake G, et la technologie Foveros sera mise en œuvre dans des produits commerciaux dans la seconde moitié de l'année en cours. Par exemple, des processeurs pour ordinateurs portables Lakefield seront fabriqués à l'aide de cette technologie.
Sans aucun doute, Intel ne va pas s'arrêter là et continuera à développer activement les technologies d'emballage progressif des cristaux. Les concurrents font la même chose. Tant que Samsung développent des technologies pour l'assemblage spatial des cristaux (chiplets) et ont l'intention de tirer parti de nouvelles opportunités.
Récemment, lors de la conférence SEMICON West, Intel a une fois de plus , que ses technologies d'emballage multi-puces avancent à bon rythme. L'événement a présenté trois technologies dont la mise en œuvre est prévue dans un avenir proche. Il convient de mentionner que ces trois technologies ne deviendront pas des standards industriels. Toutes les innovations d'Intel sont soigneusement conservées pour elle-même et ne seront fournies qu'à ses clients en production sous contrat.
La première des trois nouvelles technologies de packaging spatial des chiplets est la Co-EMIB. Il s'agit d'une combinaison de la technologie économique des ponts d'interconnexion EMIB avec les chiplets Foveros. Les structures empilées multichip Foveros peuvent être connectées à l'aide de liens EMIB horizontaux dans des systèmes complexes sans dégradation de la bande passante ni baisse de performance. Intel affirme que les latences et la bande passante de toutes les interfaces multicouches seront comparables à celles d'un circuit monolithique. En réalité, grâce à une densité maximale de placement de circuits hétérogènes, la performance globale et l'efficacité énergétique de la solution et de ses interfaces seront même supérieures à celles d'une solution monolithique.
Pour la première fois, la technologie Co-EMIB pourrait être mise en œuvre pour la production de processeurs hybrides Intel pour le superordinateur Aurora, dont la livraison est attendue pour fin 2021 (projet conjoint d'Intel et de Cray). Un prototype de processeur a été présenté lors du SEMICON West sous la forme d'une pile de 18 petits circuits sur un grand circuit (Foveros), dont certains étaient connectés horizontalement par l'interconnexion EMIB.
La deuxième des trois nouvelles technologies de packaging spatial des puces Intel est appelée l'Interconnexion Omni-Directionnelle (ODI). Cette technologie n'est rien d'autre que l'utilisation des interfaces EMIB et Foveros pour la connexion électrique horizontale et verticale des circuits. Le fait de mettre l'ODI en avant a été motivé par la mise en œuvre de l'alimentation des chiplets dans la pile à l'aide de connexions TSV verticales. Cette approche permettra de gérer efficacement l'alimentation. De plus, la résistance des canaux TSV de 70 μm pour l'alimentation a été considérablement réduite, ce qui diminuera le nombre de canaux nécessaires pour alimenter et libérera de l'espace sur le circuit pour les transistors (par exemple).
Enfin, la troisième technologie de conditionnement spatial qu'Intel a annoncée est l'interface cristal-cristal MDIO. Il s'agit d'un bus Advanced Interface Bus (AIB) au niveau physique pour l'échange de signaux inter-cristaux. Strictement parlant, c'est la deuxième génération du bus AIB, qu'Intel développe à la demande de la DARPA. La première génération de l'AIB a été présentée en 2017 avec la possibilité de transférer des données à une vitesse de 2 Gbit/s par contact. Le bus MDIO permettra un échange à la vitesse de 5,4 Gbit/s. Ce lien sera un concurrent du bus TSMC LIPINCON. La vitesse d'échange du LIPINCON est plus élevée - 8 Gbit/s, mais le MDIO d'Intel offre une densité supérieure en Go/s par millimètre : 200 contre 67, donc Intel affirme que son développement est au moins aussi bon que celui de son concurrent.
Source : 3dnews.ru
