Comme nous le savons, en mars de cette année, TSMC a commencé la production pilote de produits en 5 nm. Cela s'est produit dans la nouvelle usine Fab 18 à Taiwan, pour la sortie de solutions 5 nm. La production de masse utilisant le procédé N5 5 nm est attendue au deuxième trimestre 2020. D'ici la fin de la même année, la production de puces basées sur la technologie de processus productif 5 nm ou N5P (performance) sera lancée. La disponibilité de prototypes de puces permet à TSMC d'évaluer les capacités des futurs semi-conducteurs produits sur la base de la nouvelle technologie de processus, dont la société parlera en détail en décembre. Mais tu peux déjà découvrir quelque chose à partir de résumés soumis par TSMC pour présentation à l'IEDM 2019.
Avant de clarifier les détails, rappelons ce que nous savons des déclarations précédentes de TSMC. Par rapport au processus 7 nm, on prétend que les performances nettes des puces 5 nm augmenteront de 15 % ou que la consommation sera réduite de 30 % si les performances restent les mêmes. Le processus N5P ajoutera 7 % supplémentaires de productivité ou 15 % d’économies de consommation. La densité des éléments logiques augmentera de 1,8 fois. L'échelle des cellules SRAM changera d'un facteur de 0,75.
Dans la production de puces 5 nm, l’échelle d’utilisation des scanners EUV atteindra le niveau de production mature. La structure du canal du transistor sera modifiée, éventuellement en utilisant du germanium avec ou à la place du silicium. Cela garantira une mobilité accrue des électrons dans le canal et une augmentation des courants. La technologie de processus fournit plusieurs niveaux de tension de commande, le plus élevé offrant une augmentation des performances de 25 % par rapport à la technologie de processus 7 nm. L'alimentation des transistors pour les interfaces E/S sera comprise entre 1,5 V et 1,2 V.
Dans la production de trous traversants pour la métallisation et pour les contacts, des matériaux ayant une résistance encore plus faible seront utilisés. Les condensateurs à ultra haute densité seront fabriqués à l'aide d'un circuit métal-diélectrique-métal, ce qui augmentera la productivité de 4 %. En général, TSMC utilisera de nouveaux isolants à faible K. Un nouveau procédé « sec », le Metal Reactive Ion Etching (RIE), fera son apparition dans le circuit de traitement des plaquettes de silicium, qui remplacera partiellement le procédé Damas traditionnel utilisant le cuivre (pour les contacts métalliques inférieurs à 30 nm). Pour la première fois également, une couche de graphène sera utilisée pour créer une barrière entre les conducteurs en cuivre et le semi-conducteur (afin d'éviter l'électromigration).
D'après les documents du rapport de décembre à l'IEDM, nous pouvons déduire qu'un certain nombre de paramètres des puces de 5 nm seront encore meilleurs. Ainsi, la densité des éléments logiques sera plus élevée et atteindra 1,84 fois. La cellule SRAM sera également plus petite, avec une superficie de 0,021 µm2. Tout est en ordre avec les performances du silicium expérimental : une augmentation de 15 % a été obtenue, ainsi qu'une éventuelle réduction de consommation de 30 % en cas de gel des hautes fréquences.
La nouvelle technologie de processus permettra de choisir parmi sept valeurs de tension de commande, ce qui ajoutera de la variété au processus de développement et aux produits, et l'utilisation de scanners EUV simplifiera définitivement la production et la rendra moins chère. Selon TSMC, le passage aux scanners EUV offre une amélioration de 0,73 fois de la résolution linéaire par rapport au processus 7 nm. Par exemple, pour réaliser les couches de métallisation les plus critiques des premières couches, au lieu de cinq masques classiques, un seul masque EUV sera nécessaire et, par conséquent, un seul cycle de production au lieu de cinq. À propos, faites attention à la précision des éléments de la puce lors de l'utilisation de la projection EUV. La beauté, et c'est tout.
Source: 3dnews.ru