Dans l’architecture des plateformes x86, deux tendances ont émergé qui se complètent. Selon une version, nous devons évoluer vers l’intégration des ressources de calcul et de contrôle dans une seule puce. La deuxième approche favorise la répartition des responsabilités : le processeur est équipé d'un bus performant qui forme un écosystème périphérique évolutif. Il constitue la base de la topologie logique du système Intel C620 pour les plates-formes de haut niveau.
La différence fondamentale par rapport au précédent chipset Intel C610 réside dans l'expansion du canal de communication entre le processeur et les périphériques inclus dans la puce PCH grâce à l'utilisation de liaisons PCIe ainsi que du bus DMI traditionnel.
Examinons de plus près les innovations du pont sud d'Intel Lewisburg : quelles approches évolutives et révolutionnaires ont étendu ses pouvoirs de communication avec les processeurs ?
Changements évolutifs dans la communication CPU-PCH
Dans le cadre de l'approche évolutive, le principal canal de communication entre le CPU et le pont sud, qui est le bus DMI (Direct Media Interface), a reçu la prise en charge du mode PCIe x4 Gen3 avec des performances de 8.0 GT/S. Auparavant, dans le PCH Intel C610, la communication entre le processeur et la logique système était effectuée en mode PCIe x4 Gen 2 avec une bande passante de 5.0 GT/S.
Comparaison des fonctionnalités logiques du système Intel C610 et C620
Notez que ce sous-système est beaucoup plus conservateur que les ports PCIe intégrés du processeur, généralement utilisés pour connecter des GPU et des disques NVMe, où PCIe 3.0 est utilisé depuis longtemps et où la transition vers PCI Express Gen4 est prévue.
Changements révolutionnaires dans la communication CPU-PCH
Les changements révolutionnaires incluent l'ajout de nouveaux canaux de communication PCIe CPU-PCH, appelés liaisons montantes supplémentaires. Physiquement, il s'agit de deux ports PCI Express fonctionnant en modes PCIe x8 Gen3 et PCIe x16 Gen3, tous deux 8.0 GT/S.
Pour l'interaction entre le CPU et Intel C620 PCH, 3 bus sont utilisés : DMI et deux ports PCI Express
Pourquoi a-t-il été nécessaire de revoir la topologie de communication existante avec l'Intel C620 ? Premièrement, jusqu'à 4 contrôleurs réseau 10GbE avec fonctionnalité RDMA peuvent être intégrés au PCH. Deuxièmement, la nouvelle génération plus rapide de coprocesseurs Intel QuickAssist Technology (QAT), qui fournissent une prise en charge matérielle pour la compression et le cryptage, sont responsables du cryptage du trafic réseau et des échanges avec le sous-système de stockage. Et enfin, le « moteur de l'innovation » - , qui ne sera disponible que pour les OEM.
Masturber et jouer
Une propriété importante est la possibilité de sélectionner éventuellement non seulement la topologie de connexion PCH, mais également les priorités des ressources internes de la puce dans l'accès aux canaux de communication à haut débit avec le(s) processeur(s) central(s). De plus, dans le mode EPO spécial (EndPoint Only Mode), la connexion PCH est effectuée dans le statut d'un périphérique PCI Express standard contenant 10 ressources GbE et Intel QAT. Dans le même temps, l'interface DMI classique, ainsi qu'un certain nombre de sous-systèmes Legacy, représentés en noir sur le schéma, sont désactivés.
Architecture interne de la puce Intel C620 PCH
En théorie, cela permet d'utiliser plusieurs puces Intel C620 PCH dans un système, en évoluant jusqu'à 10 GbE et la fonctionnalité Intel QAT pour répondre aux exigences de performances. Dans le même temps, les fonctions héritées qui ne sont nécessaires que dans une seule copie ne peuvent être activées que sur l'une des puces PCH installées.
Ainsi, le dernier mot en matière de conception appartiendra au développeur de la plateforme, agissant sur la base de facteurs technologiques et marketing en fonction du positionnement de chaque produit spécifique.
Source: habr.com