La publication de la version du projet CoreBoot du 26.09 a été réalisée, développant une alternative libre aux firmwares et BIOS propriétaires. Le code du projet est distribué sous la licence GPLv2. La nouvelle version comprend 1251 modifications, préparées avec la participation de 112 développeurs, dont 28 ont participé pour la première fois au développement.
Principales modifications :
- Ajout de la prise en charge de 26 cartes mères :
- Acer TravelMate P633-M et P633-V;
- Apple iMac4,1;
- ASRock Fatal1ty Z97X Killer et Z97 Anniversary;
- ASUS B85M-E, Maximus VI GENE, Maximus VII GENE et ASUS Maximus VII HERO;
- Framework Laptop 12 (13e génération Intel Core);
- GIGABYTE MZ33-AR1;
- Intel NUC D33217GKE;
- LattePanda Mu DFR1141, DFR1142;
- Lenovo ThinkPad X380 Yoga, ThinkStation P320;
- MSI PRO B760-P WIFI DDR4 (MS-7D98);
- NVIDIA Porg (Jetson Nano);
- Qotom Q535G6;
- Sapphire Rave2 (Faegan);
- Siemens FA ASL;
- 5 cartes utilisées dans divers appareils sous Chrome OS ou sur serveurs Google.
- Un audit des parseurs de données externes a été réalisé pour prévenir les vulnérabilités. Une protection contre la lecture des zones en dehors du tampon a été mise en œuvre. Des vérifications de tailles et de limites ont été ajoutées dans le rendu BMP, CBFS (CoreBoot File System) et FMAP (Flash Map). Une vérification de l'intégrité des en-têtes FDT (Flattened Device Tree) a été assurée. Une protection contre la récursion cyclique lors de la traversée des éléments du bus a été ajoutée. Un arrêt d'urgence du chargement en cas d'échec d'initialisation du SMM (System Management Mode) a été mis en œuvre.
- La construction du firmware et des outils d'hébergement (ifdtool, cbmem) est passée à l'utilisation de la norme C23 (-std=gnu23), nécessitant des compilateurs GCC 14+ ou Clang 18+.
- Pour les plateformes Intel, la prise en charge du cache DDR5 SPD avec conservation du hachage de contrôle d'intégrité SHA-256 dans le TPM NVRAM (SPD_CACHE_TPM_HASH) a été ajoutée.
- Amélioration de la prise en charge des codecs audio Realtek (ALC1150, ALC662/892/1200).
- Amélioration de la génération ACPI pour les piles de caméras IPU3 MIPI.
- Ajout de la prise en charge expérimentale des processeurs AMD Turin, pour lesquels un mécanisme CPPC (Collaborative Processor Performance Control), le routage des interruptions IOAPIC et la configuration FADT/amdfwtool ont été mis en œuvre. Ajout du support de la première carte sur la plateforme EPIC — GIGABYTE MZ33-AR1.
- Les menus de paramètres CFR (Customizable Firmware Runtime) ont été étendus, avec la mise en œuvre de menus pour le firmware EC (Embedded Controller firmware) pour les cartes Lenovo et ChromeEC, ainsi que des menus de gestion Intel ME et Hyper-Threading.
- Activation de la console via le port série pendant l'opération.
- La politique du projet concernant l'utilisation des outils d'IA pour la révision de code a été approuvée et un fichier AGENTS.md a été créé avec des instructions pour les agents IA (marquage obligatoire des commentaires d'IA avec le drapeau « [AI-generated] », autorisation de créer uniquement de nouveaux rapports de problèmes, interdiction de définir des drapeaux de révision, respect du style de codage et interdiction d'exécuter des actions dans Gerrit).
- Les versions de binutils 2.46.1, LLVM 22.1.8, NASM 3.02, CMake 4.3.4, MPC 1.4.1 ont été mises à jour.
Il convient également de noter le nouveau calendrier des sorties du projet LibreBoot. Les sorties ne seront plus publiées de manière fixe deux fois par an, en janvier et décembre, comme cela a été tenté précédemment, mais selon l'état de préparation — tous les 6 à 24 mois (en général 8 à 16 mois). Cette année, la sortie devait être produite en juin, mais il a ensuite été décidé de la sauter. La sortie planifiée de décembre sera également omise et la prochaine publication ne sera réalisée qu'à l'été 2027, soit un an et demi après la dernière mise à jour de LibreBoot. Ce changement d'approche permettra un test plus approfondi et évitera de sortir des versions à la hâte avec un produit inachevé.
Source : opennet.ru
