Le 2 juin, Eric Biggers (ingénieur chez Google) a présenté de nouvelles implémentations de l'AES-XTS pour des performances sensiblement améliorées des processeurs Intel/AMD grâce à de nouveaux ensembles d'instructions AES-NI + AVX, VAES + AVX2, VAES + AVX10/256 et VAES + AVX10/512.
Le code AES-NI GCM remplace l'ancien code développé par Intel et corrige les problèmes identifiés.
« Cet ensemble de mises à jour ajoute dans VAES et AVX512/AVX10 une implémentation d'AES-GCM (mode Galois/Compteur), ce qui accroît les performances de l'AES-GCM jusqu'à 162 %. De plus, il remplace l'ancien code AES-NI GCM d'Intel par un nouveau code, qui est légèrement plus rapide et corrige plusieurs problèmes, y compris la taille binaire massive dépassant 250 Ko. Pour plus de détails, consultez les correctifs. »
L'état final du code assembleur x86_64 AES-GCM est que nous obtenons deux fichiers assembleurs : l'un génère du code AES-NI avec ou sans AVX, et l'autre génère du code VAES avec AVX512/AVX10 utilisant des vecteurs de 256 bits ou 512 bits. Il ne supporte pas le VAES unique (sans AVX512/AVX10). C'est quelque peu différent de ce que j'ai fait avec l'AES-XTS, où un fichier génère du code AVX et AVX512/AVX10, y compris le code n'utilisant que le VAES (sans AVX512/AVX10), tandis que l'autre fichier ne génère que du code différent de l'AVX. Cependant, pour le moment, cela semble être le bon choix pour chaque algorithme spécifique, étant donné que la limitation à 16 registres SIMD et à des vecteurs de 128 bits a conduit à des choix de conception significativement différents dans l'AES-GCM, mais pas autant pour l'AES-XTS. Les processeurs livrés uniquement avec VAES semblent également être un phénomène temporaire, donc nous ne devrions pas trop nous efforcer de maintenir cette combinaison. »
Source : linux.org.ru
