ARM a dévoilé son dernier modèle de processeur, le Cortex-A77. Comme le Cortex-A76 de l'année dernière, ce cœur est conçu pour les tâches haut de gamme des smartphones et d'une grande variété d'appareils. Dans ce document, le développeur vise à augmenter le nombre d'instructions exécutées par cycle (IPC). Les vitesses d'horloge et la consommation d'énergie sont restées approximativement au niveau du Cortex-A76.
Actuellement, ARM vise à augmenter rapidement les performances de ses cœurs. Selon ses plans, à partir du Cortex-A73 2016 jusqu'au design Hercules 2020, la société a l'intention d'augmenter la puissance du processeur de 2,5 fois. Déjà les transitions de 16 nm à 10 nm puis à 7 nm ont permis d'augmenter la fréquence d'horloge, et en combinaison avec l'architecture Cortex-A75 puis Cortex-A76, selon les estimations ARM, les performances ont été multipliées par 1,8. été atteint à ce jour. Désormais, le cœur Cortex-A77 permettra, grâce à la croissance de l'IPC, d'augmenter les performances de 20 % supplémentaires à la même fréquence d'horloge. Autrement dit, une multiplication par 2,5 en 2020 devient tout à fait réelle.
Malgré une augmentation de 20 % de l'IPC, ARM estime que la consommation électrique de l'A77 n'a pas augmenté. Le compromis dans ce cas est que la surface de la matrice A77 est environ 17 % plus grande que celle de l'A76 aux mêmes cadences de traitement. En conséquence, le coût d’un seul cœur augmentera légèrement. Si nous comparons les réalisations d'ARM avec les leaders de l'industrie, il convient de dire qu'AMD dans Zen 2 a obtenu une augmentation de 15 % de l'IPC par rapport à Zen +, et que la valeur IPC des cœurs Intel est restée à peu près au même niveau pour de nombreux années.
La fenêtre d'exécution avec modification de la séquence de commandes (taille de la fenêtre dans le désordre) est augmentée de 25 %, jusqu'à 160 unités, ce qui permet au noyau d'augmenter le parallélisme des calculs. Même le Cortex-A76 disposait d'un grand tampon de cible de branchement, et dans le Cortex-A77, il a été augmenté de 33 % supplémentaires, jusqu'à 8 Ko, ce qui permet au bloc de prédiction de branchement de faire face efficacement à l'augmentation du nombre d'instructions parallèles.
Encore plus intéressant est un tout nouveau cache de 1,5 Ko qui stocke les opérations de macro (MOP) renvoyées par le module de décodage. L'architecture du processeur ARM décode les instructions de l'application utilisateur en macro-opérations plus petites, puis les décompose en micro-opérations qui sont transmises au cœur d'exécution. Le cache MOP est utilisé pour réduire l'impact des branches et des vidages ignorés, puisque les opérations de macro sont désormais stockées dans un bloc séparé et ne nécessitent pas de redécodage, augmentant ainsi le débit global du cœur. Dans certaines charges de travail, le nouveau bloc constitue un ajout très utile au cache d’instructions standard.
Le quatrième bloc ALU et le deuxième bloc de branchement ont été ajoutés au noyau d'exécution. La quatrième ALU augmente le débit global du processeur de 1,5 fois grâce à la possibilité d'exécuter des instructions à un seul cycle (telles que ADD et SUB) et des opérations entières à deux cycles telles que la multiplication. Les deux autres ALU ne peuvent gérer que des instructions de base à cycle unique, tandis que le dernier bloc est chargé d'opérations mathématiques plus complexes telles que la division, la multiplication-accumulation, etc. La deuxième unité de branchement à l'intérieur du noyau d'exécution double le nombre de transitions de branchement simultanées. core peut gérer le travail, ce qui est utile dans les cas où deux des six commandes envoyées sont des transitions de branche. Les tests internes chez ARM ont montré un avantage en termes de performances grâce à l'utilisation de ce deuxième bloc de saut.
D'autres changements majeurs incluent l'ajout d'un deuxième pipeline de chiffrement AES, une bande passante mémoire accrue, une prélecture améliorée des données de nouvelle génération pour améliorer l'efficacité énergétique tout en augmentant le débit du système DRAM, des optimisations du cache, etc.
La plus forte augmentation est observée dans le Cortex-A77 dans les opérations sur les nombres entiers et les calculs à virgule flottante. Ceci est confirmé par les tests internes d'ARM au SPEC, qui ont montré des améliorations de performances de 20 % et 35 % respectivement dans les opérations sur les nombres entiers et les virgules flottantes. Les améliorations de la bande passante mémoire se situent entre 15 et 20 %. Dans l’ensemble, les optimisations et les modifications apportées à l’A77 ont en moyenne augmenté les performances de 20 % par rapport à la génération précédente. Avec des normes technologiques plus récentes telles que 7 nm ULV, nous pouvons obtenir des avantages supplémentaires dans les puces finales.
ARM a conçu le Cortex-A77 pour fonctionner dans un bundle 4+4 big.LITTLE (4 cœurs puissants et 4 simples et économes en énergie). Mais, étant donné la superficie accrue de la nouvelle architecture, de nombreux fabricants, afin d'économiser de l'argent, peuvent introduire des bundles de 1 + 3 + 4 ou 2 + 2 + 4, qui sont déjà activement pratiqués, où seulement un ou deux cœurs sera un A77 non coupé à part entière.
Source: 3dnews.ru