Imec dévoile le transistor idéal pour la technologie des procédés 2 nm

Comme nous le savons, la transition vers une technologie de traitement en 3 nm s'accompagnera d'une transition vers une nouvelle architecture de transistor. En termes Samsung, il s'agira par exemple de transistors MBCFET (Multi Bridge Channel FET), dans lesquels le canal du transistor ressemblera à plusieurs canaux situés les uns au dessus des autres sous forme de nanopages, entourés de tous côtés par une grille (pour plus de détails , voir archives de nos actualités du 14 mars).

Selon les développeurs du centre belge Imec, il s'agit d'une structure de transistor progressive, mais pas idéale, utilisant des portes FinFET verticales. Idéal pour les processus technologiques avec des échelles d'éléments inférieures à 3 nm structure de transistor différente, ce qui a été proposé par les Belges.

Imec a développé un transistor à pages divisées ou Forksheet. Ce sont les mêmes nanopages verticales que les canaux des transistors, mais séparées par un diélectrique vertical. D'un côté du diélectrique, un transistor à canal N est créé, de l'autre, à canal P. Et tous deux sont entourés d’un volet commun en forme de nervure verticale.

La réduction de la distance sur la puce entre des transistors de conductivités différentes constitue un autre défi majeur pour la poursuite de la réduction d’échelle des processus. Les simulations TCAD ont confirmé que le transistor à page divisée permettrait une réduction de 20 % de la surface de la puce. En général, la nouvelle architecture de transistor réduira la hauteur des cellules logiques standard à 4,3 pistes. La cellule deviendra plus simple, ce qui s'applique également à la fabrication de la cellule mémoire SRAM.

Une simple transition d'un transistor nanopage à un transistor nanopage divisé apportera une augmentation de 10 % des performances tout en maintenant la consommation, ou une réduction de 24 % de la consommation sans augmenter les performances. Les simulations pour le processus 2 nm ont montré qu'une cellule SRAM utilisant des nanopages séparées fournirait une réduction combinée de la surface et une amélioration des performances allant jusqu'à 30 % avec un espacement des jonctions p et n allant jusqu'à 8 nm.

Source: 3dnews.ru