À la lumière de l’obstacle imminent dans la production de puces, à savoir l’impossibilité de réduire davantage les processus techniques, le conditionnement multi-puces de cristaux prend le devant de la scène. Les performances des futurs processeurs se mesureront à la complexité, ou mieux encore, à la complexité des solutions. Plus de fonctions sont attribuées à une petite puce de processeur, plus l'ensemble de la plate-forme sera puissant et efficace. Dans ce cas, le processeur lui-même sera une plate-forme constituée d'une masse de cristaux hétérogènes reliés par un bus à grande vitesse, ce qui ne sera pas pire (en termes de vitesse et de consommation) que s'il s'agissait d'un seul cristal monolithique. En d’autres termes, le processeur deviendra à la fois une carte mère et un ensemble de cartes d’extension, comprenant de la mémoire, des périphériques, etc.
Intel a déjà démontré la mise en œuvre de deux technologies propriétaires pour le conditionnement spatial de cristaux différents dans un seul boîtier. Ce sont EMIB et . Le premier est constitué d'interfaces en pont intégrées au substrat de « montage » pour une disposition horizontale des cristaux, et le second est un arrangement tridimensionnel ou empilé de cristaux utilisant, entre autres, des TSV à travers des canaux de métallisation verticaux. Grâce à la technologie EMIB, la société produit des FPGA de génération Stratix X et des processeurs hybrides Kaby Lake G, et la technologie Foveros sera mise en œuvre dans des produits commerciaux au cours du second semestre de cette année. Par exemple, il servira à produire des processeurs pour ordinateurs portables Lakefield.
Bien entendu, Intel ne s’arrêtera pas là et continuera à développer activement des technologies pour un packaging progressif des puces. Les concurrents font la même chose. Comment , et Samsung développent des technologies pour la disposition spatiale des cristaux (chiplets) et ont l'intention de continuer à s'offrir de nouvelles opportunités.
Récemment, lors de la conférence SEMICON West, Intel a encore une fois que ses technologies de packaging multi-puces se développent à un bon rythme. L'événement a présenté trois technologies dont la mise en œuvre aura lieu dans un avenir proche. Il faut dire que ces trois technologies ne deviendront pas des standards de l’industrie. Intel garde tous les développements pour lui et ne les fournira à ses clients que pour une fabrication sous contrat.
La première des trois nouvelles technologies de conditionnement spatial des chipsets est Co-EMIB. Il s'agit d'une combinaison de technologie d'interface de pont EMIB à faible coût avec des chipsets Foveros. Les conceptions de pile multipuces Foveros peuvent être interconnectées avec des liaisons EMIB horizontales dans des systèmes complexes sans sacrifier le débit ou les performances. Intel affirme que la latence et le débit de toutes les interfaces multicouches ne seront pas pires que dans une puce monolithique. En effet, en raison de l’extrême densité de cristaux hétérogènes, les performances globales et l’efficacité énergétique de la solution et des interfaces seront encore supérieures à celles d’une solution monolithique.
Pour la première fois, la technologie Co-EMIB pourrait être utilisée pour produire des processeurs hybrides Intel pour le supercalculateur Aurora, dont la livraison est prévue fin 2021 (un projet commun entre Intel et Cray). Le prototype de processeur a été présenté au SEMICON West sous la forme d'une pile de 18 petites puces sur une grande puce (Foveros), dont deux étaient connectées horizontalement par une interconnexion EMIB.
La deuxième des trois nouvelles technologies de packaging de puces spatiales d'Intel s'appelle Omni-Directional Interconnect (ODI). Cette technologie n'est rien d'autre que l'utilisation des interfaces EMIB et Foveros pour la connexion électrique horizontale et verticale des cristaux. Ce qui a fait d'ODI un élément distinct, c'est le fait que la société a mis en œuvre une alimentation électrique pour les chipsets dans la pile à l'aide de connexions TSV verticales. Cette approche permettra de distribuer efficacement la nourriture. Dans le même temps, la résistance des canaux TSV de 70 µm pour l'alimentation est considérablement réduite, ce qui réduira le nombre de canaux nécessaires à l'alimentation et libérera de l'espace sur la puce pour les transistors (par exemple).
Enfin, Intel a qualifié l'interface puce à puce MDIO de troisième technologie de packaging spatial. Il s'agit de l'Advanced Interface Bus (AIB) sous la forme d'une couche physique pour l'échange de signaux entre puces. À proprement parler, il s'agit de la deuxième génération du bus AIB qu'Intel développe pour la DARPA. La première génération d'AIB a été introduite en 2017 avec la possibilité de transférer des données sur chaque contact à une vitesse de 2 Gbit/s. Le bus MDIO assurera les échanges à une vitesse de 5,4 Gbit/s. Cette liaison deviendra un concurrent du bus TSMC LIPINCON. La vitesse de transfert LIPINCON est plus élevée - 8 Gbit/s, mais Intel MDIO a une densité Go/s par millimètre plus élevée : 200 contre 67, Intel revendique donc un développement qui n'est pas pire que celui de son concurrent.
Source: 3dnews.ru