Comme vous le savez, le conservateur de l'interface PCI Express, le groupe interindustriel PCI-SIG, s'empresse de rattraper le retard pris en commercialisant une nouvelle version du bus PCI Express utilisant les spécifications version 5.0. La version finale des spécifications PCIe 5.0 a été approuvée par ce , et au cours de la nouvelle année, des appareils prenant en charge le bus mis à jour devraient apparaître sur le marché. Rappelons que, par rapport à PCIe 4.0, la vitesse de transfert sur la ligne PCIe 5.0 doublera pour atteindre 32 gigatransactions par seconde (32 GT/s).
Les spécifications sont des spécifications, mais pour la mise en œuvre pratique de la nouvelle interface, du silicium et des blocs fonctionnels sont nécessaires pour l'octroi de licences aux développeurs de contrôleurs tiers. Une de ces décisions hier et aujourd'hui lors d'une conférence à Taipei sociétés Astera Labs, Synopsys et Intel. Il s'agirait de la première solution complète entièrement prête à être mise en œuvre en production et à obtenir des licences.
La plate-forme présentée à Taiwan utilise la puce de pré-production d'Intel, le contrôleur Synopsys DesignWare et la couche physique PCIe 5.0 de la société, qui peuvent être achetées sous licence, ainsi que des resynchroniseurs d'Astera Labs. Les retimers sont des puces qui restaurent l'intégrité des impulsions d'horloge en présence d'interférences ou en cas de signal faible.
Comme vous pouvez l'imaginer, à mesure que la vitesse de transmission des données sur une ligne augmente, l'intégrité du signal tend à zéro à mesure que les lignes de communication s'allongent. Par exemple, selon les spécifications de la ligne PCIe 4.0, la portée de transmission sans utiliser de connecteurs sur la ligne n'est que de 30 cm. Pour la ligne PCIe 5.0, cette distance sera encore plus courte et même à une telle distance il faut inclure resynchroniseurs dans le circuit du contrôleur. Astera Labs a réussi à développer des retimers capables de fonctionner à la fois dans l'interface PCIe 4.0 et dans le cadre de l'interface PCIe 5.0, ce qui a été démontré lors de la conférence.
Source: 3dnews.ru