La version du projet CoreBoot 4.16 a été publiée, dans le cadre de laquelle une alternative gratuite au firmware et au BIOS propriétaires est en cours de développement. Le code du projet est distribué sous licence GPLv2. 170 développeurs ont participé à la création de la nouvelle version, qui ont préparé 1770 modifications.
Principales nouveautés :
- Ajout de la prise en charge de 33 cartes mères, dont 22 sont utilisées sur des appareils équipés de Chrome OS ou sur des serveurs Google. Parmi les frais non Google :
- Acer Aspire VN7-572G
- amd chasie
- ASROCK H77 Pro4-M
- ASUS P8Z77-M
- Émulation QEMU power9
- RVP Intel Alderlake-N
- Atlas Prodrive
- Star Labs Star Labs StarBook Mk V (i3-1115G4 et i7-1165G7)
- Gaze System76 16, 3050 et 3060-b
- La prise en charge des cartes mères Google Corsola, Nasher et Stryke a été interrompue.
- Ajout de la prise en charge du processeur Power9 et du SoC AMD Sabrina.
- Ajout d'une option pour désactiver le sous-système IME (Intel Management Engine), présent sur la plupart des cartes mères modernes équipées de processeurs Intel et implémenté en tant que microprocesseur distinct qui fonctionne indépendamment du processeur et exécute des tâches qui doivent être séparées du système d'exploitation, telles que comme le traitement de contenu protégé (DRM), la mise en œuvre de modules TPM (Trusted Platform Module) et d'interfaces de bas niveau pour la surveillance et le contrôle des équipements. Pour désactiver IME dans les systèmes équipés de processeurs de la famille Skylake à Alder Lake, le paramètre me_state est utilisé dans CMOS, attribuant une valeur de 1 à laquelle désactivera le moteur. Pour changer l'état du CSME via CMOS, la méthode « .enable » a été ajoutée dont l'état correspond au paramètre me_state.
- Ajout de coreboot-configurator, une interface graphique simple pour modifier les paramètres CMOS dans Coreboot CBFS à l'aide de l'utilitaire nvramtool.
- Ajout de l'utilitaire apcb_v3_edit pour éditer les fichiers binaires APCB V3 (AMD PSP Customization Block) et y substituer jusqu'à 16 SPD (Serial Presence Detect).
- Sous-modules mis à jour amd_blobs, arm-trusted-firmware, blobs, chromeec, intel-microcode, qc_blobs et vboot.
- Le code de configuration du LAPIC (Local Advanced Programmable Interrupt Controller) a été déplacé vers MP init.
- Ajout de la prise en charge des séquences d'échappement ANSI pour mettre en évidence les événements importants, tels que les erreurs et les avertissements, lors de l'affichage des journaux dans la console interactive.
- Implémentation de la fonction cbmem_dump_console, similaire à cbmem_dump_console_to_uart, mais fonctionne avec les consoles couramment configurées.
- Les paramètres d'image en direct sont adaptés pour fonctionner avec la distribution NixOS 21.11. Le package iasl a été abandonné et a été remplacé par acpica-tools.
- Le chargeur de démarrage U-Boot a été mis à jour vers la version 2021.10.
- Ajout de la prise en charge des systèmes dotés de plus de 128 cœurs de processeur.
- Ajout d'un pilote pour les capteurs de proximité Semtech sx9360 SAR utilisés dans les appareils Samsung.
- Ajout d'un pilote pour les contrôleurs SD SGenesys Logic GL9750 utilisés dans les Chromebooks.
- Ajout de la prise en charge des contrôleurs Ethernet Realtek RT8125.
- Ajout d'un pilote pour Fibocom 5G WWAN ACPI.
- Ajout de la prise en charge des topologies de mémoire mixtes lors de l'utilisation de DDR4.
- Ajout de la prise en charge de la spécification FSP 2.3 (Flexible Software Package).
- Code retravaillé pour calculer les hachages utilisés dans la vérification et l'évaluation de l'état CBFS
- Ajout de la prise en charge de la technologie PCI-e Resizing BAR (Base Address Registers), qui permet au CPU d'accéder à l'intégralité de la mémoire vidéo de la carte PCI.
De plus, un plan de transition est présenté à partir de la version 4.18 vers la quatrième édition du mécanisme d'allocation de ressources (RESOURCE_ALLOCATOR_V4), qui ajoute la prise en charge de la manipulation de plusieurs plages de ressources, en utilisant l'intégralité de l'espace d'adressage, et l'allocation de mémoire dans les zones supérieures à 4 Go. Coreboot 4.18, attendu pour novembre, prévoit également de rendre obsolète le mécanisme classique d'initialisation multiprocesseur (LEGACY_SMP_INIT), en le remplaçant par le code d'initialisation PARALLEL_MP.
Source: opennet.ru