{"id":104303,"date":"2022-06-06T21:36:59","date_gmt":"2022-06-06T19:37:00","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/google-predostavil-vozmozhnost-besplatnogo-proizvodstva-probnyh-partij-otkrytyh-chipov"},"modified":"2022-06-06T21:36:59","modified_gmt":"2022-06-06T19:37:00","slug":"google-predostavil-vozmozhnost-besplatnogo-proizvodstva-probnyh-partij-otkrytyh-chipov","status":"publish","type":"post","link":"https:\/\/prohoster.info\/fr\/blog\/news\/google-predostavil-vozmozhnost-besplatnogo-proizvodstva-probnyh-partij-otkrytyh-chipov","title":{"rendered":"Google a permis la production gratuite de s\u00e9ries d'essai de puces ouvertes","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Google, en collaboration avec les entreprises de fabrication SkyWater Technology et Efabless, a lanc\u00e9 une initiative permettant aux d\u00e9veloppeurs de mat\u00e9riel open source de fabriquer gratuitement les puces qu'ils d\u00e9veloppent. L'initiative vise \u00e0 stimuler le d\u00e9veloppement de mat\u00e9riel open source, \u00e0 r\u00e9duire les co\u00fbts de d\u00e9veloppement des projets ouverts et \u00e0 simplifier les interactions avec les usines de production. Gr\u00e2ce \u00e0 cette initiative, toute personne int\u00e9ress\u00e9e peut commencer \u00e0 concevoir ses propres puces sp\u00e9cialis\u00e9es sans craindre des co\u00fbts \u00e9lev\u00e9s pour la fabrication des premiers prototypes. Google prend en charge tous les co\u00fbts li\u00e9s \u00e0 la production, \u00e0 l'emballage et \u00e0 la livraison. <\/p>\n
Les demandes d'inscription au programme de production gratuite peuvent \u00eatre soumises tous les deux mois. Le prochain cr\u00e9neau sera cl\u00f4tur\u00e9 le 8 juin, et les puces qui auront r\u00e9ussi \u00e0 y entrer seront pr\u00eates le 30 ao\u00fbt et exp\u00e9di\u00e9es aux auteurs le 18 octobre. Quarante projets sont s\u00e9lectionn\u00e9s parmi les demandes soumises (si moins de quarante demandes sont re\u00e7ues, toutes celles qui ont pass\u00e9 la v\u00e9rification de conformit\u00e9 seront mises en production). \u00c0 l'issue de la production, le d\u00e9veloppeur recevra 50 puces et 5 cartes avec des puces install\u00e9es. <\/p>\n
Les candidatures sont accept\u00e9es uniquement pour des projets enti\u00e8rement diffus\u00e9s sous des licences ouvertes, sans accords de non-divulgation (NDA) et sans limitations sur l'utilisation de leurs produits. Les donn\u00e9es destin\u00e9es \u00e0 la production doivent \u00eatre fournies au format GDSII, passer les tests fournis et \u00eatre reproduites \u00e0 partir des fichiers de conception sources (c'est-\u00e0-dire qu'il n'est pas possible de d\u00e9clarer un projet ouvert tout en transmettant un prototype propri\u00e9taire pour la fabrication). <\/p>\n
Pour faciliter le d\u00e9veloppement de puces ouvertes, les outils open source suivants sont propos\u00e9s : <\/p>\n
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SkyWater PDK (Process Design Kit), un ensemble d'outils d\u00e9crivant le processus de fabrication de 130nm (SKY130) utilis\u00e9 par l'usine SkyWater et permettant de pr\u00e9parer les fichiers de conception n\u00e9cessaires \u00e0 la production de circuits int\u00e9gr\u00e9s.\n
OpenLane \u2014 un ensemble de composants pour la conversion automatis\u00e9e de circuits RTL pour puces sp\u00e9cialis\u00e9es (ASIC) au format GDSII, utilis\u00e9 dans les usines pour la fabrication de circuits int\u00e9gr\u00e9s.
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XLS (Synthesis Acc\u00e9l\u00e9r\u00e9e HW) \u2014 un outil pour la synth\u00e8se de fichiers de projet avec du mat\u00e9riel correspondant \u00e0 la description fonctionnelle fournie, r\u00e9dig\u00e9e dans un style de d\u00e9veloppement de logiciel.\n
Ensemble de r\u00e8gles pour le syst\u00e8me de construction Bazel avec support des outils ouverts (Yosys, Verilator, OpenROAD) pour travailler avec les langages de description de mat\u00e9riel (Verilog, VHDL, Chisel, nMigen).\n
OpenROAD \u2014 un cadre pour l'automatisation du processus de d\u00e9veloppement de circuits int\u00e9gr\u00e9s ouverts.\n
Verible \u2014 un ensemble d'outils pour le d\u00e9veloppement en langage Verilog, y compris un analyseur, un syst\u00e8me de formatage de style et un linter. <\/ul>\n
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