{"id":138893,"date":"2025-07-09T23:11:55","date_gmt":"2025-07-09T21:11:55","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd"},"modified":"2025-07-09T23:11:55","modified_gmt":"2025-07-09T21:11:55","slug":"ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd","status":"publish","type":"post","link":"https:\/\/prohoster.info\/fr\/blog\/news\/ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd","title":{"rendered":"L'attaque TSA entra\u00eenant une fuite d'informations provenant des structures microarchitecturales des CPU AMD","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
La soci\u00e9t\u00e9 AMD a r\u00e9v\u00e9l\u00e9 des informations sur une nouvelle classe d'attaques microarchitecturales visant ses processeurs \u2014 TSA (Transient Scheduler Attack). Cette attaque permet \u00e0 un attaquant de contourner les m\u00e9canismes d'isolation du CPU et de d\u00e9terminer les donn\u00e9es trait\u00e9es dans d'autres contextes, par exemple, d'un espace utilisateur \u00e0 obtenir des informations trait\u00e9es au niveau du noyau, ou d'un syst\u00e8me invit\u00e9 \u00e0 conna\u00eetre des donn\u00e9es utilis\u00e9es dans un autre syst\u00e8me invit\u00e9. <\/p>\n
Les vuln\u00e9rabilit\u00e9s ont \u00e9t\u00e9 identifi\u00e9es lors du d\u00e9veloppement d'un outil cr\u00e9\u00e9 par des chercheurs de Microsoft et de l'\u00c9cole polytechnique f\u00e9d\u00e9rale de Zurich pour le stress-test de l'isolation microarchitecturale entre diff\u00e9rentes zones de compartimentation, telles que le noyau, les machines virtuelles et les processus. <\/p>\n
La m\u00e9thode d'attaque repose sur la d\u00e9pendance du temps d'ex\u00e9cution de certaines instructions \u00e0 l'\u00e9tat des structures microarchitecturales. Lorsque le processeur attend l'ach\u00e8vement rapide d'une instruction de lecture de donn\u00e9es en m\u00e9moire (par exemple, en supposant que les donn\u00e9es se trouvent dans le cache L1), mais qu'il ne parvient pas \u00e0 obtenir avec succ\u00e8s les donn\u00e9es, un \u00e9tat de \u00ab compl\u00e9tion erron\u00e9e \u00bb (false completion) de l'instruction se produit. \u00c0 ce stade, m\u00eame avant de d\u00e9terminer cet \u00e9tat, le processeur peut programmer l'ex\u00e9cution sp\u00e9culative d'autres op\u00e9rations d\u00e9pendant du r\u00e9sultat de l'instruction de chargement depuis la m\u00e9moire. <\/p>\n
\u00c9tant donn\u00e9 que le chargement n'est pas termin\u00e9, les donn\u00e9es qui y sont associ\u00e9es sont consid\u00e9r\u00e9es comme non valides par le processeur, et l'op\u00e9ration de chargement est r\u00e9p\u00e9t\u00e9e par la suite. Les op\u00e9rations d\u00e9pendantes sont \u00e9galement r\u00e9ex\u00e9cut\u00e9es une fois que des donn\u00e9es correctes sont pr\u00eates. \u00c0 cet \u00e9gard, aucune vidange de pipeline (pipeline flush) n'est effectu\u00e9e apr\u00e8s l'ex\u00e9cution de l'instruction pour laquelle un \u00e9tat de \u00ab compl\u00e9tion erron\u00e9e \u00bb est enregistr\u00e9, et des donn\u00e9es incorrectes peuvent \u00eatre redirig\u00e9es vers des op\u00e9rations d\u00e9pendantes. <\/p>\n
L'ex\u00e9cution de telles op\u00e9rations ne modifie pas l'\u00e9tat du cache et du TLB (Translation Lookaside Buffer), c'est-\u00e0-dire que les donn\u00e9es ne peuvent pas \u00eatre r\u00e9cup\u00e9r\u00e9es par des m\u00e9thodes traditionnelles de d\u00e9termination de l'\u00e9tat du cache. Cependant, ces donn\u00e9es influent sur le temps d'ex\u00e9cution d'autres instructions. L'analyse du temps d'ex\u00e9cution peut servir de source de fuite d'informations des structures microarchitecturales, r\u00e9sultant de l'ex\u00e9cution sp\u00e9culative d'autres op\u00e9rations. <\/p>\n
Selon la source d'extraction des donn\u00e9es r\u00e9siduelles, deux vuln\u00e9rabilit\u00e9s ont \u00e9t\u00e9 identifi\u00e9es : <\/p>\n
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CVE-2024-36350 (TSA-SQ \u2014 TSA Store Queue) \u2014 fuite depuis le buffer de stockage des op\u00e9rations d'\u00e9criture (Store Queue), permettant de d\u00e9terminer le r\u00e9sultat des instructions d'\u00e9criture en m\u00e9moire.\n
CVE-2024-36357 (TSA-L1 \u2014 TSA L1 Data Cache) \u2014 fuite via le cache L1D. <\/ul>\n
Les vuln\u00e9rabilit\u00e9s se manifestent dans la famille de processeurs AMD (Fam19h) bas\u00e9e sur les microarchitectures Zen 3 et Zen 4. Par exemple, le probl\u00e8me est pr\u00e9sent dans les s\u00e9ries de CPU AMD Ryzen 5000\/6000\/7000\/8000, AMD EPYC Milan\/Milan-X\/Genoa\/Genoa-X\/Bergamo\/Siena, AMD Instinct MI300A, AMD Ryzen Threadripper PRO 7000 WX, AMD EPYC Embedded 7003\/8004\/9004\/97X4, AMD Ryzen Embedded 5000\/7000\/V3000. <\/p>\n
Les modifications n\u00e9cessaires pour bloquer la vuln\u00e9rabilit\u00e9 sont incluses dans la mise \u00e0 jour du microcode de d\u00e9cembre et les firmwares PI (Platform Initialization) transmis aux fabricants OEM. Des correctifs pour prot\u00e9ger contre la vuln\u00e9rabilit\u00e9 ont \u00e9t\u00e9 fournis pour \u00eatre int\u00e9gr\u00e9s dans le noyau Linux (une option de ligne de commande du noyau \u00ab tsa=off \u00bb est pr\u00e9vue pour d\u00e9sactiver la protection, ce qui a un impact n\u00e9gatif sur la performance). La correction a \u00e9galement \u00e9t\u00e9 ajout\u00e9e au hyperviseur Xen. Pour bloquer la vuln\u00e9rabilit\u00e9, une mise \u00e0 jour du microcode et l'activation du mode de protection au niveau du noyau ou de l'hyperviseur sont n\u00e9cessaires. \n Source : opennet.ru<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"