{"id":156210,"date":"2026-02-01T23:12:51","date_gmt":"2026-02-01T21:12:54","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4"},"modified":"2026-02-02T16:58:05","modified_gmt":"2026-02-02T14:58:05","slug":"intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","status":"publish","type":"post","link":"https:\/\/prohoster.info\/fr\/blog\/news\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","title":{"rendered":"Intel a pr\u00e9sent\u00e9 un \u00e9chantillon d'une immense puce IA avec quatre blocs logiques et 12 piles HBM4.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Intel Foundry a publi\u00e9 un document publicitaire<\/a>, d\u00e9crivant en d\u00e9tail les solutions avanc\u00e9es de l'entreprise dans le d\u00e9veloppement et la mise en \u0153uvre de mat\u00e9riels pour des applications d'intelligence artificielle et de calcul haute performance. Intel a \u00e9galement d\u00e9montr\u00e9 un \u00ab \u00e9chantillon de puce pour l'IA \u00bb, illustrant les capacit\u00e9s actuelles de l'entreprise dans le domaine de l'emballage.<\/p>\n

<\/center>\"Intel<\/p>\n

Intel a pr\u00e9sent\u00e9 un syst\u00e8me en package (SiP) de la taille de huit photomasques de puces standard, comprenant quatre blocs logiques, 12 piles de classe HBM4 et deux blocs d'E\/S. Contrairement \u00e0 la conception \u00e0 grande \u00e9chelle avec 16 blocs logiques et 24 piles HBM5, pr\u00e9sent\u00e9e par l'entreprise<\/a> le mois dernier, ce syst\u00e8me est d\u00e9j\u00e0 r\u00e9ellement viable pour la production aujourd'hui.<\/p>\n

Il est important de noter qu'Intel Foundry a montr\u00e9 non pas un acc\u00e9l\u00e9rateur IA fonctionnel, mais un \u00ab \u00e9chantillon de puce pour l'IA \u00bb, d\u00e9montrant comment il est possible de cr\u00e9er physiquement (ou plut\u00f4t d'assembler) de futurs processeurs pour l'IA et le calcul haute performance. Intel pr\u00e9sente toute la m\u00e9thode de construction qui r\u00e9unit de grands blocs de calcul, des piles de m\u00e9moire \u00e0 haute vitesse, des interconnexions entre puces ultra-rapides et de nouvelles technologies d'alimentation dans un seul bo\u00eetier technologique. Ce bo\u00eetier diff\u00e8re consid\u00e9rablement de ce que proposent aujourd'hui des entreprises comme TSMC. Intel veut montrer que les processeurs de nouvelle g\u00e9n\u00e9ration pour l'IA haute performance peuvent avoir une conception multi-puces, et Intel Foundry est d\u00e9j\u00e0 capable de les produire.<\/p>\n

La plateforme pr\u00e9sent\u00e9e est fond\u00e9e sur quatre grands blocs logiques, apparemment construits sur le processus technologique Intel 18A (ce qui signifie qu'elle utilise des transistors RibbonFET \u00e0 grille circulaire et un syst\u00e8me d'alimentation PowerVia \u00e0 l'arri\u00e8re), entour\u00e9s de piles de m\u00e9moire de classe HBM4 et de blocs d'entr\u00e9e-sortie. Tous les \u00e9l\u00e9ments cl\u00e9s sont vraisemblablement interconnect\u00e9s par des ponts EMIB-T 2.5D, int\u00e9gr\u00e9s directement dans le substrat du bo\u00eetier. Intel utilise la technologie d'interface inter-chip EMIB-T, qui ajoute des vias silicii traversants \u00e0 l'int\u00e9rieur des ponts, permettant \u00e0 l'alimentation et aux signaux de circuler \u00e0 la fois verticalement et horizontalement, pour maximiser la densit\u00e9 des interconnexions et de l'alimentation. La plateforme est con\u00e7ue pour des interfaces inter-chip UCIe fonctionnant \u00e0 des vitesses de 32 GT\/s et plus, qui semblent \u00e9galement \u00eatre utilis\u00e9es pour connecter des piles C-HBM4E.<\/p>\n

\"Intel<\/p>\n

Le prototype de la puce d\u00e9montre \u00e9galement le passage d'Intel \u00e0 l'assemblage vertical. La feuille de route des proc\u00e9d\u00e9s de fabrication de l'entreprise inclut la technologie Intel 18A-PT, sp\u00e9cialement con\u00e7ue pour les chiplets, qui impliquent de placer d'autres cristaux logiques ou de la m\u00e9moire en hauteur. Par cons\u00e9quent, les chiplets doivent avoir une alimentation \u00e0 l'arri\u00e8re, ainsi que des interconnexions traversantes et hybrides. Dans le cas du \u00ab prototype de processeur IA \u00bb, les cristaux de base 18A-PT sont positionn\u00e9s sous les cristaux de calcul 18A\/18A-P et agissent soit comme de grands puces de m\u00e9moire cache, soit remplissent une autre fonction auxiliaire. Pour la connexion verticale des chiplets, Intel utilise la famille de technologies d'emballage Foveros \u2014 Foveros 2.5D, Foveros-R et Foveros Direct 3D. Ces technologies permettent de r\u00e9aliser une connexion en cuivre \u00e0 pas fin entre les cristaux actifs pour garantir un maximum de bande passante et d'efficacit\u00e9 \u00e9nerg\u00e9tique pour les cristaux sup\u00e9rieurs. Avec les ponts EMIB, ces m\u00e9thodes permettent \u00e0 Intel de cr\u00e9er un assemblage hybride lat\u00e9ral-vertical, que l'entreprise positionne comme une alternative aux grands interposeurs en silicium avec un meilleur taux d'utilisation des plaques et un rendement accru.<\/p>\n

Pour les acc\u00e9l\u00e9rateurs IA multi-puces et le calcul haute performance, la principale contrainte de conception est l'alimentation. \u00c0 cette fin, la plateforme Intel doit combiner toutes les derni\u00e8res innovations Intel en mati\u00e8re d'\u00e9conomie d'\u00e9nergie, y compris PowerVia, les condensateurs int\u00e9gr\u00e9s Omni MIM, l'isolation au niveau du pont dans EMIB-T, et les condensateurs eDTC et eMIM-T sur le die principal, ainsi que des inducteurs int\u00e9gr\u00e9s CoaxMIL pour prendre en charge les r\u00e9gulateurs de tension semi-int\u00e9gr\u00e9s (IVR), situ\u00e9s sous chaque pile et sous le bo\u00eetier lui-m\u00eame (contrairement aux IVR dans le cas de CoWoS-L de TSMC, qui sont int\u00e9gr\u00e9s \u00e0 l'interposeur). Ce r\u00e9seau multi-niveau est con\u00e7u pour soutenir un courant stable dans des charges de travail d'IA g\u00e9n\u00e9rative sans baisse de la tension.<\/p>\n

Avec sa d\u00e9monstration, Intel essaie manifestement d'attirer des clients. Pour l'instant, on ne sait pas si l'acc\u00e9l\u00e9rateur IA de nouvelle g\u00e9n\u00e9ration, cod\u00e9 Jaguar Shores, dont le lancement est pr\u00e9vu pour 2027, utilisera l'architecture que Intel pr\u00e9sente aujourd'hui.<\/p>\n

Source :<\/strong><\/p>\n