{"id":33621,"date":"2019-10-31T21:53:47","date_gmt":"2019-10-31T18:53:47","guid":{"rendered":"https:\/\/prohoster.info\/blog\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620\/"},"modified":"2019-10-31T21:53:47","modified_gmt":"2019-10-31T18:53:47","slug":"additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","status":"publish","type":"post","link":"https:\/\/prohoster.info\/fr\/blog\/administrirovanie\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","title":{"rendered":"Additional Uplinks dans l'architecture de la logique des syst\u00e8mes Intel C620","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Dans l'architecture des plateformes x86, deux courants ont \u00e9merg\u00e9, se compl\u00e9tant mutuellement. Selon une version, il est n\u00e9cessaire de progresser vers l'int\u00e9gration des ressources de calcul et de gestion dans un seul circuit. L'autre approche pr\u00f4ne la r\u00e9partition des t\u00e2ches : le processeur est \u00e9quip\u00e9 d'un bus performant qui forme un \u00e9cosyst\u00e8me p\u00e9riph\u00e9rique \u00e9volutif. Cela sert de base \u00e0 la topologie de la logique syst\u00e8me Intel C620 pour les plateformes de haut niveau.<\/a><\/noindex><\/p>\n

La principale distinction par rapport au chipset pr\u00e9c\u00e9dent Intel C610 r\u00e9side dans l'\u00e9largissement du canal de communication entre le processeur et les p\u00e9riph\u00e9riques int\u00e9gr\u00e9s dans le chipset PCH, gr\u00e2ce \u00e0 l'utilisation de liens PCIe aux c\u00f4t\u00e9s du bus DMI traditionnel.<\/p>\n

\"Additional
\n
\nExaminons plus en d\u00e9tail les innovations du pont Sud Intel Lewisburg : quelles approches \u00e9volutionnaires et r\u00e9volutionnaires ont \u00e9tendu ses pouvoirs en communication avec les processeurs?<\/p>\n

Changements \u00e9volutionnaires dans la communication CPU-PCH<\/h2>\n

\nDans le cadre de l'approche \u00e9volutionnaire, le principal canal de communication entre le CPU et le pont Sud, qui est le bus DMI (Direct Media Interface), a b\u00e9n\u00e9fici\u00e9 du support du mode PCIe x4 Gen3 avec une performance de 8.0 GT\/S. Auparavant, dans le PCH Intel C610, la communication entre le processeur et la logique syst\u00e8me se faisait en mode PCIe x4 Gen 2 avec une bande passante de 5.0 GT\/S.<\/p>\n

\"Additional
\n
\nComparaison des fonctionnalit\u00e9s de la logique syst\u00e8me Intel C610 et C620<\/em><\/p>\n

Notons que ce sous-syst\u00e8me est significativement plus conservateur que les ports PCIe int\u00e9gr\u00e9s au processeur, g\u00e9n\u00e9ralement utilis\u00e9s pour connecter des GPU et des disques NVMe, o\u00f9 le PCIe 3.0 est d\u00e9j\u00e0 largement utilis\u00e9 et o\u00f9 une transition vers le PCI Express Gen4 est pr\u00e9vue.<\/p>\n

Changements r\u00e9volutionnaires dans la communication CPU-PCH<\/h2>\n

\nParmi les changements r\u00e9volutionnaires, on peut citer l'ajout de nouveaux canaux PCIe de communication CPU-PCH, appel\u00e9s Additional Uplinks. Physiquement, ce sont deux ports PCI Express fonctionnant en modes PCIe x8 Gen3 et PCIe x16 Gen3, tous deux \u00e0 8.0 GT\/S.<\/p>\n

\"Additional
\n
\nPour l'interaction entre le CPU et le PCH Intel C620, trois bus sont utilis\u00e9s : DMI et deux ports PCI Express.<\/em><\/p>\n

Pourquoi \u00e9tait-il n\u00e9cessaire de reconsid\u00e9rer la topologie de communication avec l'Intel C620 ? Premi\u00e8rement, le PCH peut int\u00e9grer jusqu'\u00e0 4 contr\u00f4leurs r\u00e9seau 10GbE avec fonctionnalit\u00e9 RDMA. Deuxi\u00e8mement, le chiffrement du trafic r\u00e9seau et des \u00e9changes avec le sous-syst\u00e8me de stockage est pris en charge par la nouvelle g\u00e9n\u00e9ration plus rapide de coprocesseurs Intel QuickAssist Technology (QAT), qui fournit un support mat\u00e9riel pour la compression et le cryptage. Et enfin, le \u00ab moteur d'innovation \u00bb \u2014 Innovation Engine<\/a><\/noindex>, qui sera accessible uniquement aux fabricants OEM.<\/p>\n

\u00c9volutivit\u00e9 et flexibilit\u00e9<\/h2>\n

\nUne caract\u00e9ristique importante est la possibilit\u00e9 de choisir non seulement la topologie de connexion du PCH, mais aussi les priorit\u00e9s des ressources internes de la puce pour l'acc\u00e8s aux canaux de communication rapides avec le processeur (processeurs). De plus, en mode sp\u00e9cial EPO (EndPoint Only Mode), la connexion du PCH se fait en tant que dispositif PCI Express standard, contenant des ressources 10 GbE et Intel QAT. Dans ce cas, l'interface DMI classique, ainsi qu'un certain nombre de sous-syst\u00e8mes h\u00e9rit\u00e9s, indiqu\u00e9s en noir sur le diagramme, sont d\u00e9sactiv\u00e9s.<\/p>\n

\"Additional
\n
\nArchitecture interne de la puce Intel C620 PCH<\/em><\/p>\n

Th\u00e9oriquement, cela permet d'utiliser plus d'une puce Intel C620 PCH dans le syst\u00e8me, en faisant \u00e9voluer la fonctionnalit\u00e9 10 GbE et Intel QAT en fonction des exigences de performance. Dans ce cas, les fonctions h\u00e9rit\u00e9es, n\u00e9cessaires uniquement une fois, peuvent \u00eatre activ\u00e9es uniquement sur l'une des puces PCH install\u00e9es.<\/p>\n

Ainsi, le dernier mot en mati\u00e8re de conception appartiendra au d\u00e9veloppeur de la plateforme, agissant sur la base de facteurs technologiques et marketing conform\u00e9ment au positionnement de chaque produit sp\u00e9cifique.
\n
Source : habr.com<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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