{"id":36093,"date":"2019-10-31T22:09:35","date_gmt":"2019-10-31T19:09:35","guid":{"rendered":"https:\/\/prohoster.info\/blog\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov\/"},"modified":"2019-10-31T22:09:35","modified_gmt":"2019-10-31T19:09:35","slug":"intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","status":"publish","type":"post","link":"https:\/\/prohoster.info\/fr\/blog\/news\/intel-predstavila-novye-instrumenty-dlya-mnogokristalnoj-upakovki-chipov","title":{"rendered":"Intel a pr\u00e9sent\u00e9 de nouveaux outils pour l'emballage multi-puces.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

\u00c0 la lumi\u00e8re de la barri\u00e8re imminente dans la production de puces, qui est l'impossibilit\u00e9 de r\u00e9duire davantage l'\u00e9chelle des processus technologiques, l'emballage multi-puces des cristaux devient primordial. La performance des processeurs de demain sera mesur\u00e9e par la complexit\u00e9 ou, mieux dit, par la sophistication des solutions. Plus il y aura de fonctions assign\u00e9es \u00e0 une petite puce de processeur, plus la plateforme sera puissante et efficace. Ainsi, le processeur lui-m\u00eame repr\u00e9sentera une plateforme compos\u00e9e de multiples cristaux h\u00e9t\u00e9rog\u00e8nes, reli\u00e9s par un bus \u00e0 haute vitesse, qui ne sera pas moins performant (en termes de vitesse et de consommation) qu'un seul cristal monolithique. En d'autres termes, le processeur deviendra \u00e0 la fois la carte m\u00e8re et un ensemble de cartes d'extension, y compris la m\u00e9moire, les p\u00e9riph\u00e9riques, etc.<\/p>\n

\"Intel<\/p>\n

La soci\u00e9t\u00e9 Intel a d\u00e9j\u00e0 d\u00e9montr\u00e9 la mise en \u0153uvre de deux technologies propri\u00e9taires pour l'emballage spatial des cristaux h\u00e9t\u00e9rog\u00e8nes dans un seul bo\u00eetier. Ce sont les technologies EMIB et Foveros<\/a><\/noindex>. La premi\u00e8re consiste en des ponts-interface int\u00e9gr\u00e9s dans un substrat \u00ab mont\u00e9 \u00bb pour la configuration horizontale des puces, tandis que la seconde est une configuration tridimensionnelle ou empil\u00e9e des puces utilisant, entre autres, des canaux de m\u00e9tallisation verticaux traversants (TSVs). Gr\u00e2ce \u00e0 la technologie EMIB, l'entreprise produit des FPGA de la g\u00e9n\u00e9ration Stratix X et des processeurs hybrides Kaby Lake G, tandis que la technologie Foveros sera int\u00e9gr\u00e9e dans des produits commerciaux au cours du second semestre de l'ann\u00e9e en cours. Par exemple, elle sera utilis\u00e9e pour produire des processeurs pour ordinateurs portables Lakefield.<\/p>\n

Sans aucun doute, Intel ne va pas s'arr\u00eater l\u00e0 et continuera \u00e0 d\u00e9velopper activement les technologies d'emballage progressif des cristaux. Les concurrents font la m\u00eame chose. Tant TSMC<\/a><\/noindex>que Samsung d\u00e9veloppent des technologies pour l'assemblage spatial des cristaux (chiplets) et ont l'intention de tirer parti de nouvelles opportunit\u00e9s.<\/p>\n

\"Intel<\/p>\n

R\u00e9cemment, lors de la conf\u00e9rence SEMICON West, Intel a une fois de plus a montr\u00e9<\/a><\/noindex>, que ses technologies d'emballage multi-puces avancent \u00e0 bon rythme. L'\u00e9v\u00e9nement a pr\u00e9sent\u00e9 trois technologies dont la mise en \u0153uvre est pr\u00e9vue dans un avenir proche. Il convient de mentionner que ces trois technologies ne deviendront pas des standards industriels. Toutes les innovations d'Intel sont soigneusement conserv\u00e9es pour elle-m\u00eame et ne seront fournies qu'\u00e0 ses clients en production sous contrat.<\/p>\n

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La premi\u00e8re des trois nouvelles technologies de packaging spatial des chiplets est la Co-EMIB. Il s'agit d'une combinaison de la technologie \u00e9conomique des ponts d'interconnexion EMIB avec les chiplets Foveros. Les structures empil\u00e9es multichip Foveros peuvent \u00eatre connect\u00e9es \u00e0 l'aide de liens EMIB horizontaux dans des syst\u00e8mes complexes sans d\u00e9gradation de la bande passante ni baisse de performance. Intel affirme que les latences et la bande passante de toutes les interfaces multicouches seront comparables \u00e0 celles d'un circuit monolithique. En r\u00e9alit\u00e9, gr\u00e2ce \u00e0 une densit\u00e9 maximale de placement de circuits h\u00e9t\u00e9rog\u00e8nes, la performance globale et l'efficacit\u00e9 \u00e9nerg\u00e9tique de la solution et de ses interfaces seront m\u00eame sup\u00e9rieures \u00e0 celles d'une solution monolithique.<\/p>\n

Pour la premi\u00e8re fois, la technologie Co-EMIB pourrait \u00eatre mise en \u0153uvre pour la production de processeurs hybrides Intel pour le superordinateur Aurora, dont la livraison est attendue pour fin 2021 (projet conjoint d'Intel et de Cray). Un prototype de processeur a \u00e9t\u00e9 pr\u00e9sent\u00e9 lors du SEMICON West sous la forme d'une pile de 18 petits circuits sur un grand circuit (Foveros), dont certains \u00e9taient connect\u00e9s horizontalement par l'interconnexion EMIB.<\/p>\n

La deuxi\u00e8me des trois nouvelles technologies de packaging spatial des puces Intel est appel\u00e9e l'Interconnexion Omni-Directionnelle (ODI). Cette technologie n'est rien d'autre que l'utilisation des interfaces EMIB et Foveros pour la connexion \u00e9lectrique horizontale et verticale des circuits. Le fait de mettre l'ODI en avant a \u00e9t\u00e9 motiv\u00e9 par la mise en \u0153uvre de l'alimentation des chiplets dans la pile \u00e0 l'aide de connexions TSV verticales. Cette approche permettra de g\u00e9rer efficacement l'alimentation. De plus, la r\u00e9sistance des canaux TSV de 70 \u03bcm pour l'alimentation a \u00e9t\u00e9 consid\u00e9rablement r\u00e9duite, ce qui diminuera le nombre de canaux n\u00e9cessaires pour alimenter et lib\u00e9rera de l'espace sur le circuit pour les transistors (par exemple).<\/p>\n

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Enfin, la troisi\u00e8me technologie de conditionnement spatial qu'Intel a annonc\u00e9e est l'interface cristal-cristal MDIO. Il s'agit d'un bus Advanced Interface Bus (AIB) au niveau physique pour l'\u00e9change de signaux inter-cristaux. Strictement parlant, c'est la deuxi\u00e8me g\u00e9n\u00e9ration du bus AIB, qu'Intel d\u00e9veloppe \u00e0 la demande de la DARPA. La premi\u00e8re g\u00e9n\u00e9ration de l'AIB a \u00e9t\u00e9 pr\u00e9sent\u00e9e en 2017 avec la possibilit\u00e9 de transf\u00e9rer des donn\u00e9es \u00e0 une vitesse de 2 Gbit\/s par contact. Le bus MDIO permettra un \u00e9change \u00e0 la vitesse de 5,4 Gbit\/s. Ce lien sera un concurrent du bus TSMC LIPINCON. La vitesse d'\u00e9change du LIPINCON est plus \u00e9lev\u00e9e - 8 Gbit\/s, mais le MDIO d'Intel offre une densit\u00e9 sup\u00e9rieure en Go\/s par millim\u00e8tre : 200 contre 67, donc Intel affirme que son d\u00e9veloppement est au moins aussi bon que celui de son concurrent.<\/p>\n

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Source : 3dnews.ru<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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