Lykas wy witte, sil de oergong nei in 3 nm-prosestechnology wurde begelaat troch in oergong nei in nije transistor-arsjitektuer. Yn Samsung-termen sille dit bygelyks MBCFET-transistors (Multi Bridge Channel FET) wêze, wêryn it transistorkanaal derút sjocht as ferskate kanalen dy't boppe elkoar lizze yn 'e foarm fan nanopagen, oan alle kanten omjûn troch in poarte (foar mear details ,sjo ).
Neffens ûntwikkelders fan it Belgyske sintrum Imec is dit in progressive, mar net ideaal, transistorstruktuer mei fertikale FinFET-poarten. Ideaal foar technologyske prosessen mei elemintskalen minder dan 3 nm , dat waard foarsteld troch de Belgen.
Imec hat in transistor ûntwikkele mei split siden as Forksheet. Dit binne deselde fertikale nanopagen as transistorkanalen, mar skieden troch in fertikale dielektrikum. Oan de iene kant fan it dielektrike wurdt in transistor makke mei in n-kanaal, oan 'e oare mei in p-kanaal. En beide wurde omjûn troch in mienskiplike sluter yn 'e foarm fan in fertikale rib.
It ferminderjen fan de on-chip ôfstân tusken transistors mei ferskillende conductivities is in oare grutte útdaging foar fierdere proses downscaling. TCAD-simulaasjes befêstige dat de transistor fan split-side in 20 prosint reduksje soe leverje yn it gebiet. Yn it algemien, de nije transistor arsjitektuer sil ferminderje de standert logyske sel hichte nei 4,3 tracks. De sel sil ienfâldiger wurde, wat ek jildt foar de fabrikaazje fan 'e SRAM-ûnthâldsel.
In ienfâldige oergong fan in nanopage-transistor nei in split nanopage-transistor sil in 10% ferheging fan prestaasjes leverje by it behâld fan konsumpsje, of in 24% reduksje yn konsumpsje sûnder tanimmende prestaasjes. Simulaasjes foar it 2nm-proses lieten sjen dat in SRAM-sel mei skieden nanopages in kombineare gebietreduksje en prestaasjesferbettering fan maksimaal 30% soe leverje mei p- en n-knooppunt ôfstân oant 8 nm.
Boarne: 3dnews.ru
