Lykas wy witte, begon TSMC yn maart fan dit jier pilotproduksje fan 5nm-produkten. Dit barde by de nije Fab 18-fabryk yn Taiwan, foar de frijlitting fan 5nm-oplossingen. Massaproduksje mei it 5nm N5-proses wurdt ferwachte yn it twadde fearnsjier fan 2020. Oan 'e ein fan itselde jier sil de produksje fan chips basearre op' e produktive 5-nm-prosestechnology of N5P (prestaasjes) wurde lansearre. De beskikberens fan prototype-chips lit TSMC de mooglikheden evaluearje fan takomstige semiconductors produsearre op basis fan de nije prosestechnology, dêr't it bedriuw yn desimber yn detail oer praat sil. Mar jo kinne al wat útfine fan abstracts yntsjinne troch TSMC foar presintaasje by IEDM 2019.
Foardat wy de details ferdúdlikje, litte wy ûnthâlde wat wy witte fan eardere útspraken fan TSMC. Yn ferliking mei it 7nm-proses wurdt beweare dat de netto-prestaasje fan 5nm-chips mei 15% sil tanimme of it konsumpsje sil mei 30% wurde fermindere as de prestaasjes itselde bliuwt. It N5P-proses sil noch 7% produktiviteit tafoegje as 15% besparring yn konsumpsje. De tichtens fan logyske eleminten sil tanimme mei 1,8 kear. De SRAM-selskaal sil feroarje mei in faktor fan 0,75.
Yn 'e produksje fan 5nm-chips sil de skaal fan gebrûk fan EUV-scanners it nivo fan folwoeksen produksje berikke. De transistorkanaalstruktuer sil feroare wurde, mooglik troch germanium te brûken tegearre mei of ynstee fan silisium. Dit sil soargje foar ferhege mobiliteit fan elektroanen yn it kanaal en in tanimming fan streamingen. De prosestechnology leveret ferskate kontrôlespanningsnivo's, wêrfan de heechste in 25% prestaasjesferheging sil leverje yn ferliking mei itselde yn 'e 7 nm prosestechnology. De transistor-voeding foar de I/O-ynterfaces sil fariearje fan 1,5 V oant 1,2 V.
By de produksje fan trochgeande gatten foar metallisaasje en foar kontakten sille materialen wurde brûkt mei noch legere wjerstân. De kondensatoren mei ultra-hege tichtheid sille wurde produsearre mei in metaal-dielektrysk-metaal circuit, wat de produktiviteit mei 4% sil ferheegje. Yn 't algemien sil TSMC oerskeakelje nei it brûken fan nije leech-K-isolators. In nij "droech" proses, Metal Reactive Ion Etching (RIE), sil ferskine yn it silisium wafer ferwurkjen circuit, dat sil foar in part ferfange de tradisjonele Damaskus proses mei help fan koper (foar metalen kontakten lytser as 30 nm). Ek foar it earst sil in laach grafeen brûkt wurde om in barriêre te meitsjen tusken de koperen diriginten en de semiconductor (om elektromigraasje foar te kommen).
Ut de dokuminten foar it desimberrapport by IEDM kinne wy leare dat in oantal parameters fan 5nm-chips noch better sille wêze. Sa sil de tichtens fan logyske eleminten heger wêze en 1,84 kear berikke. De SRAM-sel sil ek lytser wêze, mei in gebiet fan 0,021 µm2. Alles is yn oarder mei de prestaasjes fan it eksperimintele silisium - in ferheging fan 15% waard krigen, en ek in mooglike 30% reduksje fan konsumpsje yn it gefal fan befriezen fan 'e hege frekwinsjes.
De nije proses technology sil meitsje it mooglik om te kiezen út sân kontrôle spanning wearden, dat sil tafoegje ferskaat oan it ûntwikkeling proses en produkten, en it brûken fan EUV scanners sil grif ferienfâldigje produksje en meitsje it goedkeaper. Neffens TSMC leveret it wikseljen nei EUV-scanners in 0,73x ferbettering yn lineêre resolúsje yn ferliking mei it 7nm-proses. Bygelyks, om de meast krityske metallisaasjelagen fan 'e earste lagen te produsearjen, yn stee fan fiif konvinsjonele maskers, sil mar ien EUV-masker nedich wêze en dus mar ien produksjesyklus ynstee fan fiif. Trouwens, betelje omtinken oan hoe kreas de eleminten op 'e chip blike út by it brûken fan EUV projeksje. Skientme, en dat is alles.
Boarne: 3dnews.ru