Hoxe Samsung Electronics sobre plans para o desenvolvemento de procesos técnicos para a produción de semicondutores. A compañía considera a creación de proxectos dixitais de chips experimentais de 3 nm baseados en transistores MBCFET patentados como o principal logro actual. Trátase de transistores con múltiples canles de nanopáxinas horizontais en portas FET verticais (FET Multi-Bridge-Channel).
Como parte dunha alianza con IBM, Samsung desenvolveu unha tecnoloxía lixeiramente diferente para a produción de transistores con canles completamente rodeados de portas (GAA ou Gate-All-Around). Suponse que as canles eran delgadas en forma de nanocables. Posteriormente, Samsung afastouse deste esquema e patentou unha estrutura de transistores con canles en forma de nanopáxinas. Esta estrutura permite controlar as características dos transistores manipulando tanto o número de páxinas (canles) como axustando o ancho das páxinas. Para a tecnoloxía FET clásica, tal manobra é imposible. Para aumentar a potencia dun transistor FinFET, é necesario multiplicar o número de aletas FET no substrato, e iso require área. As características do transistor MBCFET pódense cambiar dentro dunha porta física, para o que cómpre establecer o ancho das canles e o seu número.
A dispoñibilidade dun deseño dixital (gravado) dun chip prototipo para a produción mediante o proceso GAA permitiu a Samsung determinar os límites das capacidades dos transistores MBCFET. Hai que ter en conta que aínda se trata de datos de modelado informático e que o novo proceso técnico só se pode xulgar finalmente despois de que se lance á produción en masa. Non obstante, hai un punto de partida. A compañía dixo que a transición do proceso de 7 nm (obviamente a primeira xeración) ao proceso GAA proporcionará unha redución do 45% na área de matriz e unha redución do 50% no consumo. Se non se aforra no consumo, a produtividade pódese aumentar nun 35%. Anteriormente, Samsung viu aforros e aumentos de produtividade ao pasar ao proceso de 3 nm separados por comas. Resultou que era un ou outro.
A compañía considera que a preparación dunha plataforma de nube pública para desenvolvedores de chips independentes e empresas sen fábulas é un punto importante para popularizar a tecnoloxía de procesos 3nm. Samsung non ocultou o ambiente de desenvolvemento, a verificación do proxecto e as bibliotecas nos servidores de produción. A plataforma SAFE (Samsung Advanced Foundry Ecosystem Cloud) estará dispoñible para deseñadores de todo o mundo. A plataforma na nube SAFE foi creada coa participación de servizos de nube pública tan importantes como Amazon Web Services (AWS) e Microsoft Azure. Os desenvolvedores de sistemas de deseño de Cadence e Synopsys proporcionaron as súas ferramentas de deseño dentro de SAFE. Isto promete facer máis doado e máis barato a creación de novas solucións para os procesos de Samsung.
Volvendo á tecnoloxía de proceso 3nm de Samsung, agreguemos que a compañía presentou a primeira versión do seu paquete de desenvolvemento de chips: 3nm GAE PDK Versión 0.1. Coa súa axuda, pode comezar a deseñar solucións de 3 nm hoxe, ou polo menos prepararse para cumprir este proceso de Samsung cando estea xeneralizado.
Samsung anuncia os seus plans de futuro do seguinte xeito. No segundo semestre deste ano lanzarase a produción en masa de chips mediante o proceso de 6 nm. Ao mesmo tempo, completarase o desenvolvemento da tecnoloxía de proceso 4nm. O desenvolvemento dos primeiros produtos de Samsung que utilizan o proceso de 5 nm completarase este outono, e a produción comezará no primeiro semestre do próximo ano. Ademais, a finais deste ano, Samsung completará o desenvolvemento da tecnoloxía de proceso 18FDS (18 nm en obleas FD-SOI) e chips eMRAM de 1 Gbit. As tecnoloxías de proceso de 7 nm a 3 nm usarán escáneres EUV con intensidade crecente, facendo que cada nanómetro conte. Máis na baixada, cada paso darase cunha loita.
Fonte: 3dnews.ru