Como sabemos, en marzo deste ano, TSMC comezou a produción piloto de produtos de 5 nm. Isto ocorreu na nova planta Fab 18 en Taiwán, para a liberación de solucións de 5 nm. Espérase a produción en masa mediante o proceso N5 de 5 nm no segundo trimestre de 2020. A finais do mesmo ano, lanzarase a produción de chips baseados na tecnoloxía de proceso produtivo de 5 nm ou N5P (rendemento). A dispoñibilidade de chips prototipo permite a TSMC avaliar as capacidades dos futuros semicondutores producidos a partir da nova tecnoloxía de proceso, da que a compañía falará en detalle en decembro. Pero xa podes descubrir algo de resumos enviados por TSMC para presentación en IEDM 2019.
Antes de aclarar os detalles, lembremos o que sabemos das declaracións anteriores de TSMC. En comparación co proceso de 7 nm, dise que o rendemento neto dos chips de 5 nm aumentará nun 15% ou o consumo reducirase nun 30% se o rendemento segue sendo o mesmo. O proceso N5P engadirá outro 7% de produtividade ou 15% de aforro no consumo. A densidade dos elementos lóxicos aumentará 1,8 veces. A escala das células SRAM cambiará nun factor de 0,75.
Na produción de chips de 5 nm, a escala de uso dos escáneres EUV alcanzará o nivel de produción madura. A estrutura da canle do transistor cambiarase, posiblemente mediante o uso de xermanio xunto con ou en lugar de silicio. Isto garantirá unha maior mobilidade dos electróns na canle e un aumento das correntes. A tecnoloxía de proceso proporciona varios niveis de tensión de control, o máis alto dos cales proporcionará un aumento do rendemento do 25% en comparación co mesmo da tecnoloxía de proceso de 7 nm. A fonte de alimentación do transistor para as interfaces de E/S oscilará entre 1,5 V e 1,2 V.
Na realización de orificios pasantes para metalización e para contactos empregaranse materiais de resistencia aínda menor. Os capacitores de ultra alta densidade fabricaranse mediante un circuíto metal-dieléctrico-metal, o que aumentará a produtividade nun 4%. En xeral, TSMC cambiará ao uso de novos illantes de baixa K. No circuíto de procesamento de obleas de silicio aparecerá un novo proceso "seco", o Metal Reactive Ion Etching (RIE), que substituirá parcialmente ao proceso tradicional de Damasco mediante cobre (para contactos metálicos inferiores a 30 nm). Tamén por primeira vez empregarase unha capa de grafeno para crear unha barreira entre os condutores de cobre e o semicondutor (para evitar a electromigración).
Dos documentos para o informe de decembro no IEDM, podemos deducir que unha serie de parámetros de chips de 5 nm serán aínda mellores. Así, a densidade de elementos lóxicos será maior e chegará a 1,84 veces. A célula SRAM tamén será máis pequena, cunha área de 0,021 µm2. Todo está en orde co rendemento do silicio experimental: obtívose un incremento do 15%, así como unha posible redución do consumo nun 30% no caso de conxelación das altas frecuencias.
A nova tecnoloxía de proceso permitirá escoller entre sete valores de tensión de control, o que engadirá variedade ao proceso de desenvolvemento e aos produtos, e o uso de escáneres EUV simplificará definitivamente a produción e abaratará. Segundo TSMC, o cambio aos escáneres EUV proporciona unha mellora de 0,73 veces na resolución lineal en comparación co proceso de 7 nm. Por exemplo, para producir as capas de metalización máis críticas das primeiras capas, en lugar de cinco máscaras convencionais, só será necesaria unha máscara EUV e, en consecuencia, só un ciclo de produción en lugar de cinco. Por certo, preste atención ao limpio dos elementos do chip ao usar a proxección EUV. Beleza, e iso é todo.
Fonte: 3dnews.ru