Imec 2nm પ્રોસેસ ટેકનોલોજી માટે આદર્શ ટ્રાંઝિસ્ટરનું અનાવરણ કરે છે

જેમ આપણે જાણીએ છીએ, 3 એનએમ પ્રક્રિયા તકનીકમાં સંક્રમણ નવા ટ્રાન્ઝિસ્ટર આર્કિટેક્ચરમાં સંક્રમણ સાથે હશે. સેમસંગની શરતોમાં, ઉદાહરણ તરીકે, આ MBCFET (મલ્ટી બ્રિજ ચેનલ FET) ટ્રાન્ઝિસ્ટર હશે, જેમાં ટ્રાન્ઝિસ્ટર ચેનલ નેનોપેજના સ્વરૂપમાં એકબીજાની ઉપર સ્થિત અનેક ચેનલો જેવી દેખાશે, જે ચારે બાજુથી ગેટથી ઘેરાયેલી હશે (વધુ વિગતો માટે , જુઓ 14 માર્ચ માટે અમારા સમાચારનો આર્કાઇવ).

બેલ્જિયન કેન્દ્ર Imec ના વિકાસકર્તાઓ અનુસાર, આ એક પ્રગતિશીલ છે, પરંતુ આદર્શ નથી, વર્ટિકલ FinFET ગેટનો ઉપયોગ કરીને ટ્રાન્ઝિસ્ટર માળખું છે. 3 nm કરતા ઓછા તત્વ ભીંગડા સાથે તકનીકી પ્રક્રિયાઓ માટે આદર્શ વિવિધ ટ્રાન્ઝિસ્ટર માળખું, જે બેલ્જિયનો દ્વારા પ્રસ્તાવિત કરવામાં આવી હતી.

Imec એ વિભાજીત પૃષ્ઠો અથવા ફોર્કશીટ સાથે ટ્રાન્ઝિસ્ટર વિકસાવ્યું છે. આ ટ્રાન્ઝિસ્ટર ચેનલો જેવા જ વર્ટિકલ નેનોપેજ છે, પરંતુ વર્ટિકલ ડાઇલેક્ટ્રિક દ્વારા અલગ પડે છે. ડાઇલેક્ટ્રિકની એક બાજુએ, એન-ચેનલ સાથેનો ટ્રાન્ઝિસ્ટર બનાવવામાં આવે છે, બીજી બાજુ, પી-ચેનલ સાથે. અને તે બંને એક ઊભી પાંસળીના રૂપમાં સામાન્ય શટરથી ઘેરાયેલા છે.

વિવિધ વાહકતા ધરાવતા ટ્રાન્ઝિસ્ટર વચ્ચેનું ઓન-ચિપ અંતર ઘટાડવું એ આગળની પ્રક્રિયા ડાઉનસ્કેલિંગ માટેનો બીજો મોટો પડકાર છે. TCAD સિમ્યુલેશન્સે પુષ્ટિ કરી છે કે સ્પ્લિટ-પેજ ટ્રાન્ઝિસ્ટર ડાઇ એરિયામાં 20 ટકાનો ઘટાડો પ્રદાન કરશે. સામાન્ય રીતે, નવું ટ્રાન્ઝિસ્ટર આર્કિટેક્ચર પ્રમાણભૂત લોજિક સેલની ઊંચાઈને 4,3 ટ્રેક સુધી ઘટાડશે. સેલ સરળ બનશે, જે SRAM મેમરી સેલના ઉત્પાદન પર પણ લાગુ પડે છે.

નેનોપેજ ટ્રાન્ઝિસ્ટરથી સ્પ્લિટ નેનોપેજ ટ્રાન્ઝિસ્ટરમાં સરળ સંક્રમણ વપરાશને જાળવી રાખતી વખતે પ્રભાવમાં 10% વધારો અથવા પ્રભાવ પ્રાપ્ત કર્યા વિના વપરાશમાં 24% ઘટાડો પ્રદાન કરશે. 2nm પ્રક્રિયા માટેના સિમ્યુલેશન્સ દર્શાવે છે કે અલગ કરેલ નેનોપેજનો ઉપયોગ કરીને SRAM સેલ 30 nm સુધી p- અને n- જંકશન અંતર સાથે 8% સુધીનો સંયુક્ત વિસ્તાર ઘટાડો અને પ્રદર્શન સુધારણા પ્રદાન કરશે.

સોર્સ: 3dnews.ru