વોર્ટેક્સ 3.0, RISC-V આર્કિટેક્ચર પર આધારિત ઓપન સોર્સ GPGPU, પ્રકાશિત કરવામાં આવ્યું છે.

વોર્ટેક્સ 3.0 પ્રોજેક્ટ, જે RISC-V સૂચના સેટ આર્કિટેક્ચર પર આધારિત ઓપન-સોર્સ GPGPU વિકસાવે છે અને OpenCL API અને SIMT (સિંગલ ઇન્સ્ટ્રક્શન, મલ્ટીપલ થ્રેડ્સ) એક્ઝેક્યુશન મોડેલનો ઉપયોગ કરીને સમાંતર કમ્પ્યુટિંગ માટે ડિઝાઇન કરવામાં આવ્યો છે, તે હવે ઉપલબ્ધ છે. આ પ્રોજેક્ટનો ઉપયોગ 3D ગ્રાફિક્સ સંશોધન અને નવા GPU આર્કિટેક્ચરના વિકાસ માટે પણ થઈ શકે છે. સ્કીમેટિક્સ, વેરિલોગમાં હાર્ડવેર બ્લોક વર્ણનો, સિમ્યુલેટર, ડ્રાઇવરો અને તેની સાથેના ડિઝાઇન દસ્તાવેજો Apache 2.0 લાઇસન્સ હેઠળ વિતરિત કરવામાં આવે છે.

GPGPU પ્રમાણભૂત RISC-V ISA પર આધારિત છે, જે GPU સુવિધાઓ અને થ્રેડ મેનેજમેન્ટને ટેકો આપવા માટે વધારાની સૂચનાઓ સાથે વિસ્તૃત છે. RISC-V સૂચના સેટ આર્કિટેક્ચરમાં ફેરફારો ઓછામાં ઓછા રાખવામાં આવે છે, અને જ્યારે પણ શક્ય હોય ત્યારે હાલની વેક્ટર સૂચનાઓનો ઉપયોગ કરવામાં આવે છે. વધારાની સૂચનાઓમાં શામેલ છે: ટેક્સચર પ્રોસેસિંગને વેગ આપવા માટે "tex"; રાસ્ટરાઇઝેશન નિયંત્રણ માટે vx_rast; ફ્રેગમેન્ટ, ડેપ્થ અને પારદર્શિતા પ્રક્રિયા માટે vx_rop; ગુણાકાર-અને-ઉમેરો કામગીરી માટે vx_imadd; SIMD એન્જિન દ્વારા સમાંતર રીતે ચલાવવામાં આવતા થ્રેડો (વેવફ્રન્ટ્સ) ના જૂથોને સક્રિય કરવા માટે vx_wspawn, vx_split, vx_join, vx_tmc, અને vx_bar.

વિકસાવવામાં આવી રહેલ GPGPU 32- અને 64-બીટ RISC-V RV32IMF અને RV64IMAFD સૂચના સેટ આર્કિટેક્ચરને સપોર્ટ કરે છે અને તેમાં વૈકલ્પિક શેર્ડ મેમરી, L1, L2, અને L3 કેશ, અને કોરો, વોર્પ્સ અને થ્રેડોની રૂપરેખાંકિત સંખ્યા શામેલ હોઈ શકે છે. દરેક કોરમાં ALUs, FPUs, LSUs અને SFUs ની રૂપરેખાંકિત સંખ્યા પણ શામેલ હોઈ શકે છે. Xilinx અને Altera FPGAs નો ઉપયોગ પ્રોટોટાઇપિંગ માટે થઈ શકે છે, અને Verilator (Verilog સિમ્યુલેટર), RTLSIM (RTL સિમ્યુલેશન), અને SimX (સોફ્ટવેર સિમ્યુલેશન) નો ઉપયોગ ચિપ સિમ્યુલેશન માટે થઈ શકે છે.

એપ્લિકેશન ડેવલપમેન્ટ માટે, એક ટૂલકીટ ઓફર કરવામાં આવે છે, જેમાં PoCL (OpenCL કમ્પાઇલર અને રનટાઇમ), LLVM/Clang, GCC અને Binutils ના વોર્ટેક્સ-અનુકૂલિત સંસ્કરણોનો સમાવેશ થાય છે. આ પ્રોજેક્ટ OpenCL 1.2 સ્પષ્ટીકરણને સપોર્ટ કરે છે અને OpenCL માં અનુવાદ દ્વારા શેડર્સના SPIR-V મધ્યવર્તી પ્રતિનિધિત્વ માટે સપોર્ટ લાગુ કરે છે.

વોર્ટેક્સ 3.0 માં ફેરફારો શામેલ છે:

• રાસ્ટરાઇઝેશન, ટેક્સચર મેપિંગ અને આઉટપુટ મર્જિંગ (OM) માટેના બ્લોક્સ સહિત હાર્ડવેર ગ્રાફિક્સ સ્ટેક ઉમેરવામાં આવ્યો છે. અમલમાં મૂકાયેલા ગ્રાફિક્સ સ્ટેક અને લાવાપાઇપ સોફ્ટવેર રાસ્ટરાઇઝરના આધારે મેસા માટે વલ્કન ડ્રાઇવર, વોર્ટેક્સપાઇપ વિકસાવવામાં આવ્યો છે.
• મશીન લર્નિંગ મોડેલ્સના અમલીકરણને ઝડપી બનાવવા માટે રચાયેલ ટેન્સર કોરની ક્ષમતાઓનો વિસ્તાર કરવામાં આવ્યો છે, જે વજન મેટ્રિસિસને સંકુચિત કરવા માટે સ્ટ્રક્ચર્ડ સ્પાર્સિટી માટે સપોર્ટ લાગુ કરે છે.
• અસુમેળ મોડમાં મેટ્રિક્સ ગુણાકાર માટે WGMMA (warpgroup-level matrix multiplication) ઓપરેશન લાગુ કરવામાં આવ્યું છે.
• ગ્લોબલથી લોકલ મેમરીમાં ડેટા ટ્રાન્સફર ઝડપી બનાવવા માટે DXA (ડેટા ટ્રાન્સફર એક્સિલરેશન) એન્જિન ઉમેર્યું.
• કમાન્ડ પ્રોસેસર (CP) અને કમ્પ્યુટિંગ કોરોના હાર્ડવેર શેડ્યૂલર (KMU - કર્નલ મેનેજમેન્ટ યુનિટ) પર આધારિત એક નવું આર્કિટેક્ચર લાગુ કરવામાં આવ્યું છે, જે કમ્પ્યુટિંગ થ્રેડોને ચિપ બાજુ પર મોકલવાની મંજૂરી આપે છે.
• એક નવી રનટાઇમ લાઇબ્રેરી પ્રસ્તાવિત છે જે નોન-બ્લોકિંગ મોડમાં કાર્ય કરે છે અને એબ્સ્ટ્રેક્શન્સ પ્રદાન કરે છે જે અસુમેળ રીતે એક્ઝિક્યુટેડ હાર્ડવેર આદેશોમાં અનુવાદ કરે છે. આગમન/પ્રતીક્ષા/ઇવેન્ટ સિમેન્ટિક્સ સાથે અસુમેળ અવરોધો પર આધારિત કતાર, ઇવેન્ટ્સ, મોડ્યુલ્સ અને સિંક્રનાઇઝેશન સપોર્ટેડ છે.
• RISC-V શોર્ટનડ ઇન્સ્ટ્રક્શન્સ (RVC) માટે ઉમેરાયેલ સપોર્ટ.
• અણુ કામગીરી (હાર્ડવેર એટોમિક્સ) માટે હાર્ડવેર સપોર્ટ લાગુ કરવામાં આવ્યો છે.
• FPU ને સંપૂર્ણપણે ફરીથી ડિઝાઇન કરવામાં આવ્યું છે અને નવા ગુણક (વોલેસ-ટ્રી, ફોલ્ડેડ-રેડિક્સ) અને એડર (કોગે-સ્ટોન) બ્લોક્સ રજૂ કરવામાં આવ્યા છે.
• 32-બીટ SV32 વર્ચ્યુઅલ એડ્રેસિંગ આર્કિટેક્ચર માટે સપોર્ટ સાથે મેમરી મેનેજમેન્ટ યુનિટ (MMU) પર આધારિત વર્ચ્યુઅલ મેમરી સ્ટેક ઉમેર્યો.
• શરતી કામગીરીના અમલીકરણ સાથે RISC-V Zicond એક્સટેન્શન માટે સપોર્ટ.
• સંકલિત ઘડિયાળ ગેટિંગ.
• HIP (હેટરોજીનિયસ ઇન્ટરફેસ ફોર પોર્ટેબિલિટી) ભાષા માટે સપોર્ટ ચિપસ્ટાર ફ્રેમવર્ક દ્વારા લાગુ કરવામાં આવ્યો છે, જે HIP ને SPIR-V માં અનુવાદિત કરે છે.
• GEM5 સિમ્યુલેટર સાથે સંપૂર્ણ એકીકરણ પૂરું પાડવામાં આવ્યું છે, અને TLM (ટ્રાન્ઝેક્શન-લેવલ મોડેલિંગ) આર્કિટેક્ચર પર SimX સિમ્યુલેટર માટે સપોર્ટ ઉમેરવામાં આવ્યો છે.
• ચિપ ઉત્પાદન માટે લોજિક સિન્થેસિસ માટે સિનોપ્સિસ અને યોસિસ ટૂલકીટ્સ માટે સપોર્ટ ઉમેર્યો, તેમજ ASAP7 (7nm), SAED14 (14nm), અને NanGate (15nm) સ્ટાન્ડર્ડ એલિમેન્ટ લાઇબ્રેરીઓનો ઉપયોગ કરવા માટે સપોર્ટ.
• સંદર્ભ ટૂલચેઇનને LLVM 20 અને POCL 7.0 માં અપડેટ કરવામાં આવી છે.

સોર્સ: opennet.ru