Kao što znamo, u ožujku ove godine TSMC je započeo pilot proizvodnju 5nm proizvoda. To se dogodilo u novoj tvornici Fab 18 u Tajvanu, za izdavanje 5nm rješenja. Masovna proizvodnja korištenjem 5nm N5 procesa očekuje se u drugom kvartalu 2020. Do kraja iste godine bit će pokrenuta proizvodnja čipova temeljenih na produktivnoj 5nm procesnoj tehnologiji ili N5P (performance). Dostupnost prototipova čipova omogućuje TSMC-u procjenu mogućnosti budućih poluvodiča proizvedenih na temelju nove procesne tehnologije, o čemu će tvrtka detaljno govoriti u prosincu. Ali nešto već možete saznati iz sažetaka koje je TSMC dostavio za prezentaciju na IEDM 2019.
Prije nego razjasnimo detalje, prisjetimo se što znamo iz prethodnih izjava TSMC-a. U usporedbi sa 7nm procesom, tvrdi se da će neto performanse 5nm čipova porasti za 15% ili će se potrošnja smanjiti za 30% ako performanse ostanu iste. N5P proces će dodati još 7% produktivnosti ili 15% uštede u potrošnji. Gustoća logičkih elemenata će se povećati za 1,8 puta. Ljestvica SRAM ćelija promijenit će se za faktor 0,75.
U proizvodnji 5nm čipova, opseg uporabe EUV skenera dosegnut će razinu zrele proizvodnje. Struktura kanala tranzistora bit će promijenjena, moguće korištenjem germanija zajedno sa ili umjesto silicija. To će osigurati povećanu mobilnost elektrona u kanalu i povećanje struja. Procesna tehnologija pruža nekoliko razina upravljačkog napona, od kojih će najviša omogućiti povećanje performansi od 25% u usporedbi s istom u 7 nm procesnoj tehnologiji. Tranzistorsko napajanje za I/O sučelja će se kretati od 1,5 V do 1,2 V.
U izradi prolaznih rupa za metalizaciju i za kontakte koristit će se materijali s još manjim otporom. Kondenzatori ultra-visoke gustoće proizvodit će se pomoću kruga metal-dielektrik-metal, što će povećati produktivnost za 4%. Općenito, TSMC će prijeći na korištenje novih izolatora s niskim K. Novi "suhi" proces, Metal Reactive Ion Etching (RIE), pojavit će se u krugu obrade silicijskih pločica, koji će djelomično zamijeniti tradicionalni Damask proces koji koristi bakar (za metalne kontakte manje od 30 nm). Također po prvi put će se koristiti sloj grafena za stvaranje barijere između bakrenih vodiča i poluvodiča (kako bi se spriječila elektromigracija).
Iz dokumenata za prosinačko izvješće na IEDM-u možemo zaključiti da će brojni parametri 5nm čipova biti još bolji. Tako će gustoća logičkih elemenata biti veća i doseći 1,84 puta. SRAM ćelija također će biti manja, s površinom od 0,021 µm2. S performansama eksperimentalnog silicija sve je u redu - dobiveno je povećanje od 15%, kao i moguće smanjenje potrošnje od 30% u slučaju zamrzavanja visokih frekvencija.
Nova procesna tehnologija omogućit će izbor između sedam vrijednosti upravljačkog napona, što će obogatiti razvojni proces i proizvode, a korištenje EUV skenera definitivno će pojednostaviti i pojeftiniti proizvodnju. Prema TSMC-u, prelazak na EUV skenere pruža 0,73x poboljšanje linearne rezolucije u usporedbi sa 7nm procesom. Na primjer, za proizvodnju najkritičnijih slojeva metalizacije prvih slojeva, umjesto pet konvencionalnih maski, bit će potrebna samo jedna EUV maska i, sukladno tome, samo jedan proizvodni ciklus umjesto pet. Usput, obratite pozornost na to koliko uredni elementi na čipu ispadaju kada koristite EUV projekciju. Ljepota, i to je sve.
Izvor: 3dnews.ru