![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nRazvijeni GPGPU podr\u017eava 32- i 64-bitne arhitekture skupa instrukcija RISC-V RV32IMF i RV64IMAFD i mo\u017ee uklju\u010divati opcionalnu dijeljenu memoriju, L1, L2 i L3 razine ke\u0161eva, kao i prilagodljiv broj jezgri, blokova zadataka (warps) i tokova. Za svaku jezgru predvi\u0111ena je mogu\u0107nost uklju\u010divanja prilagodljivog broja ALU, FPU, LSU i SFU. Za izradu prototipa mogu se koristiti FPGA Xilinx i Altera, a za simulaciju rada \u010dipa koristi se Verilator (Verilog simulator), RTLSIM (RTL simulacija) i SimX (softverska simulacija).<\/p>\n
Za razvoj aplikacija nudi se alat koji uklju\u010duje prilago\u0111ene verzije PoCL-a (kompajler i runtime OpenCL) za rad s Vortexom, LLVM\/Clang, GCC i Binutils. Projekt podr\u017eava OpenCL 1.2 specifikaciju i kroz prevo\u0111enje u OpenCL realizira podr\u0161ku za me\u0111urezultat \u0161upljih \u0161ejdera SPIR-V. <\/p>\n
Me\u0111u promjenama u Vortex 3.0:<\/p>\n
- \n
- Dodana je hardverska grafi\u010dka stoga, uklju\u010duju\u0107i module za rasterizaciju, preklapanje tekstura i spajanje izlaza (OM \u2014 Output Merger). Za Mesa baziran na implementiranom grafi\u010dkom stogu i softverskom rasterizatoru lavapipe pripremljen je Vulkan drajver vortexpipe.\n
- Pro\u0161irene su mogu\u0107nosti tensor jezgri, namijenjene ubrzavanju izvo\u0111enja modela strojnog u\u010denja, u kojima je implementirana podr\u0161ka za strukturnu rijetkost (structured sparsity) radi kompresije te\u017einskih matrica.\n
- Implementirana je operacija WGMMA (warpgroup-level matrix multiplication) za mno\u017eenje matrica u asinkronom re\u017eimu.\n
- Dodana je DXA (Data Transfer Acceleration) jedinica za ubrzanje prijenosa podataka iz globalne u lokalnu memoriju.\n
- Implementirana je nova arhitektura koja se temelji na procesoru komandi (CP, Command Processor) i hardverskom planerima izra\u010dunskih jezgri (KMU \u2014 Kernel Management Unit), koja omogu\u0107ava da se operacije usmjeravanja izra\u010dunskih tokova izvode izvan \u010dipa.\n
- Predlo\u017eena je nova runtime biblioteka koja radi u neblokiraju\u0107em re\u017eimu i pru\u017ea apstrakcije koje se prevode u hardverski asinkrono izvr\u0161ene komande. Podr\u017eavaju se redovi, doga\u0111aji, moduli i sinhronizacija bazirana na asinkronim barijerama s semantikom arrive\/wait\/event.\n
- Dodana je podr\u0161ka za skra\u0107ene upute RISC-V (RVC).\n
- Implementirana je hardverska podr\u0161ka za atomarne operacije (Hardware Atomics).\n
- Potpuno je preradio FPU i predlo\u017eeni su novi blokovi mno\u017eitelja (Wallace-tree, Folded-radix) i zbraja\u010da (Kogge-Stone).\n
- Dodana je virtuelna memorija na bazi bloka za upravljanje memorijom (MMU) s podr\u0161kom za 32-bitnu arhitekturu virtuelnog adresiranja SV32.\n
- Podr\u017eava se RISC-V pro\u0161irenje Zicond s implementacijom uvjetnih operacija.\n
- Integrirano je upravljanje taktnim signalima (clock gating).\n
- Implementirana je podr\u0161ka za jezik HIP (Heterogeneous Interface for Portability) putem okvira chipStar, koji prevodi HIP u SPIR-V.\n
- Osigurana je potpuna integracija sa simulatorom GEM5 i dodana podr\u0161ka za simulator SimX na TLM (Transaction-Level Modeling) arhitekturi.\n
- Dodana je podr\u0161ka za alate Synopsys i Yosys za sintezu logike za proizvodnju \u010dipova, kao i podr\u0161ka za kori\u0161tenje biblioteka standardnih elemenata ASAP7 (7nm), SAED14 (14nm) i NanGate (15nm).\n
- Referentni alati a\u017eurirani su na LLVM 20 i POCL 7.0.\n<\/ul>\n