Google, an kolaborasyon ak konpayi manifakti SkyWater Technology ak Efabless, te lanse yon inisyativ ki pèmèt devlopè pyès ki nan konpitè ouvè fè chips yo devlope gratis. Inisyativ la gen pou objaktif pou estimile devlopman pyès ki nan konpitè ouvè, redwi depans pou devlope pwojè ouvè ak senplifye entèraksyon ak plant fabrikasyon yo. Mèsi a inisyativ la, nenpòt moun ka kòmanse devlope pwòp bato koutim yo san yo pa pè gwo depans pou pwodwi premye pwototip. Tout depans pwodiksyon, anbalaj ak anbakman Google kouvri.
Aplikasyon pou enklizyon nan pwogram pwodiksyon gratis yo ka soumèt yon fwa chak de mwa. Plas ki pi pre a pral fèmen nan 8 jen, ak chips yo ki te jere yo antre nan li yo pral pare sou Out 30 epi voye bay otè yo nan Oktòb 18. Nan aplikasyon yo soumèt yo, yo chwazi 40 pwojè (si aplikasyon yo soumèt yo mwens pase 40, Lè sa a, tout moun ki te pase chèk la kòrèk yo pral mete nan pwodiksyon). Dapre rezilta pwodiksyon yo, pwomotè a pral resevwa 50 chips ak 5 tablo ak chips enstale.
Aplikasyon yo aksepte sèlman nan pwojè ki konplètman distribye anba lisans ouvè, pa ankonbre pa akò ki pa divilgasyon (NDAs) epi yo pa limite dimansyon itilizasyon pwodwi yo. Done pou pwodiksyon yo dwe transfere nan fòma GDSII, pase seri tès yo bay la epi yo dwe repwodui nan dosye konsepsyon sous yo (sa vle di, soumèt yon pwojè sous louvri, men ou pa yo pral kapab soumèt yon konsepsyon propriétaires pou pwodiksyon).
Pou senplifye devlopman chip louvri, zouti sous louvri sa yo disponib:
- SkyWater PDK (Process Design Kit), yon bwat zouti ki dekri pwosesis teknik 130nm (SKY130) yo itilize nan plant SkyWater a epi ki pèmèt ou prepare dosye konsepsyon ki nesesè pou pwodiksyon mikro-sikwi yo.
- OpenLane se yon seri konpozan pou konvèsyon otomatik nan konsepsyon sikwi RTL nan chips aplikasyon espesifik (ASIC) nan fòma GDSII yo itilize nan faktori chip yo.
- XLS (Accelerated HW Synthesis) se yon zouti pou fè sentèz fichye konsepsyon ak pyès ki nan konpitè chip ki koresponn ak deskripsyon wo nivo fonksyonalite ki nesesè yo, ki fèt nan style devlopman lojisyèl.
- Yon seri règ pou sistèm asanble Bazel ak sipò pou zouti ouvè (Yosys, Verilator, OpenROAD) pou travay ak lang deskripsyon pyès ki nan konpitè (Verilog, VHDL, Chisel, nMigen).
- OpenROAD se yon kad pou otomatize pwosesis devlopman mikwosikwi sous louvri.
- Verible se yon seri zouti pou devlopman nan lang Verilog, tankou yon analizeur, sistèm fòma style ak linter.
Sous: opennet.ru