Pwojè Vortex 3.0 la, ki devlope yon GPGPU sous ouvè ki baze sou achitekti ansanm enstriksyon RISC-V la epi ki fèt pou kalkil paralèl lè l sèvi avèk API OpenCL la ak modèl ekzekisyon SIMT (Single Instruction, Multiple Threads), disponib kounye a. Pwojè a kapab itilize tou pou rechèch grafik 3D ak devlopman nouvo achitekti GPU. Schema yo, deskripsyon blòk pyès ki nan konpitè nan Verilog, similatè a, chofè yo, ak dokimantasyon konsepsyon ki akonpaye yo distribye anba lisans Apache 2.0 la.
GPGPU baze sou ISA RISC-V estanda a, pwolonje ak enstriksyon adisyonèl pou sipòte karakteristik GPU ak jesyon fil. Chanjman nan achitekti seri enstriksyon RISC-V yo kenbe nan yon minimòm, epi enstriksyon vektè ki deja egziste yo itilize chak fwa sa posib. Enstriksyon adisyonèl yo enkli: "tex" pou akselere pwosesis teksti; vx_rast pou kontwòl rasterizasyon; vx_rop pou pwosesis fragman, pwofondè, ak transparans; vx_imadd pou operasyon miltipliye-ak-adisyon; vx_wspawn, vx_split, vx_join, vx_tmc, ak vx_bar pou aktive gwoup fil (fwon vag) egzekite an paralèl pa Motè SIMD la.
GPGPU y ap devlope a sipòte achitekti seri enstriksyon RISC-V RV32IMF ak RV64IMAFD 32 ak 64 bit epi li ka gen ladan memwa pataje opsyonèl, kach L1, L2, ak L3, ak yon kantite nwayo, warp, ak fil konfigirab. Chak nwayo kapab gen ladan tou yon kantite ALU, FPU, LSU, ak SFU konfigirab. FPGA Xilinx ak Altera yo ka itilize pou prototipaj, epi Verilator (similatè Verilog), RTLSIM (simulation RTL), ak SimX (simulation lojisyèl) ka itilize pou simulation chip.
Pou devlopman aplikasyon yo, yo ofri yon zouti zouti, ki gen ladan vèsyon PoCL adapte ak Vortex (konpilatè ak pwogram ekzekisyon OpenCL), LLVM/Clang, GCC, ak Binutils. Pwojè a sipòte spesifikasyon OpenCL 1.2 la epi li aplike sipò pou reprezantasyon entèmedyè SPIR-V pou shaders atravè tradiksyon an OpenCL.
Chanjman nan Vortex 3.0 yo enkli:
- Yo ajoute yon pil grafik pyès ki nan konpitè, ki gen ladan blòk pou rasterizasyon, map tèkstur, ak fizyon pwodiksyon (OM). Yo devlope yon chofè Vulkan, vortexpipe, pou Mesa ki baze sou pil grafik ki aplike a ak rasterizatè lojisyèl lavapipe la.
- Kapasite Tensor Core a, ki fèt pou akselere ekzekisyon modèl aprantisaj machin yo, te elaji, li aplike sipò pou sparsity estriktire pou konprese matris pwa yo.
- Yo aplike operasyon WGMMA (miltiplikasyon matris nivo warpgroup) la pou miltiplikasyon matris nan mòd asynchrone.
- Te ajoute motè DXA (Akselerasyon Transfè Done) pou akselere transfè done soti nan memwa mondyal la pou ale nan memwa lokal la.
- Yo aplike yon nouvo achitekti ki baze sou yon processeur kòmand (CP) ak yon planifikatè pyès ki nan konpitè pou nwayo kalkil yo (KMU - Kernel Management Unit), ki pèmèt distribisyon fil kalkil yo sou bò chip la.
- Yo pwopoze yon nouvo bibliyotèk ekzekisyon ki fonksyone nan mòd ki pa bloke epi ki bay abstraksyon ki tradui an kòmandman pyès ki nan konpitè ki egzekite asynchrone. Yo sipòte fil datant, evènman, modil, ak senkronizasyon ki baze sou baryè asynchrone ak semantik rive/rete/evènman.
- Te ajoute sipò pou Enstriksyon ki pi kout RISC-V (RVC).
- Yo mete an plas sipò pyès ki nan konpitè pou operasyon atomik (Hardware Atomics).
- Yo te reamenaje FPU a nèt epi yo te entwodui nouvo blòk miltiplikatè (Wallace-tree, Folded-radix) ak adisyonè (Kogge-Stone).
- Te ajoute yon pil memwa vityèl ki baze sou inite jesyon memwa (MMU) ak sipò pou achitekti adrès vityèl SV32 32-bit la.
- Sipò pou ekstansyon RISC-V Zicond ak aplikasyon operasyon kondisyonèl.
- Sistèm revèy entegre.
- Yo te aplike sipò pou langaj HIP (Heterogeneous Interface for Portability) atravè kad chipStar la, ki tradui HIP an SPIR-V.
- Yo bay yon entegrasyon konplè ak similatè GEM5 la, epi yo ajoute sipò pou similatè SimX la sou achitekti TLM (Transaction-Level Modeling) la.
- Te ajoute sipò pou twous zouti Synopsys ak Yosys pou sentèz lojik pou fabrikasyon chip, ansanm ak sipò pou itilizasyon bibliyotèk eleman estanda ASAP7 (7nm), SAED14 (14nm), ak NanGate (15nm).
- Yo mete chèn zouti referans lan ajou pou LLVM 20 ak POCL 7.0.
Sous: opennet.ru
