Samsung ap pran anpil avantaj de avantaj pyonye li nan litografi semi-conducteurs lè l sèvi avèk eskanè EUV. Pandan TSMC ap prepare pou kòmanse sèvi ak eskanè 13,5 nm nan mwa jen, adapte yo pou pwodwi chips nan dezyèm jenerasyon pwosesis 7 nm, Samsung ap plonje pi fon ak sou fini nan devlopman nan yon pwosesis teknik ak estanda konsepsyon 5 nm. Anplis, jeyan Kore di Sid la te anonse kòmansman aksepte lòd pou pwodiksyon solisyon 5-nm pou pwodiksyon sou wafers milti-konsepsyon. Sa vle di ke Samsung pare pou aksepte konsepsyon chip dijital ak estanda 5 nm ak pwodwi pakèt pilòt nan travay 5 nm Silisyòm.
Kapasite Samsung pou l deplase byen vit soti nan ofri teknoloji pwosesis 7nm ak EUV nan pwodwi solisyon 5nm ak EUV te ede tou pa Samsung kenbe entèoperabilite ant eleman konsepsyon (IP), zouti konsepsyon, ak zouti enspeksyon. Pami lòt bagay, sa vle di ke kliyan konpayi an ap ekonomize lajan sou achte zouti konsepsyon, tès ak blòk IP pare yo. PDK pou konsepsyon, metodoloji (DM, metodoloji konsepsyon) ak platfòm konsepsyon otomatik EDA te vin disponib kòm yon pati nan devlopman chips pou estanda 7-nm Samsung ak EUV nan katriyèm mwatye ane pase. Tout zouti sa yo pral asire devlopman pwojè dijital tou pou teknoloji pwosesis 5 nm ak tranzistò FinFET.
Konpare ak pwosesis la 7nm lè l sèvi avèk eskanè EUV, ki konpayi an ane pase a, teknoloji pwosesis 5 nm la pral bay yon ogmantasyon 25% nan efikasite nan itilizasyon zòn chip (Samsung evite deklarasyon dirèk sou diminye gwosè zòn nan chip pa 25%, ki kite li plas pou manevwe nimewo yo). Epitou, tranzisyon an nan yon pwosesis 5-nm pral swa diminye konsomasyon chip pa 20% oswa ogmante pèfòmans solisyon yo pa 10%. Yon lòt bonis pral rediksyon nan kantite fotomask ki nesesè pou pwodiksyon semi-conducteurs.
Samsung pwodui pwodwi lè l sèvi avèk eskanè EUV nan plant S3 nan Hwaseong. Nan dezyèm mwatye ane sa a, konpayi an pral konplete konstriksyon yon nouvo etablisman akote Fab S3, ki pral pare pou pwodui chips lè l sèvi avèk pwosesis EUV ane pwochèn.
Sous: 3dnews.ru