Mint ismeretes, a PCI Express interfész kurátora, a PCI-SIG iparközi csoport siet, hogy bepótolja a hosszú lemaradást a PCI Express busz új verziójának piacra dobásával kapcsolatban, az 5.0-s specifikációt használva. Ezzel jóváhagyták a PCIe 5.0 specifikáció végleges verzióját , és az új évben a frissített buszt támogató eszközök is megjelenhetnek a piacon. Emlékeztetünk arra, hogy a PCIe 4.0-hoz képest az átviteli sebesség a PCIe 5.0 vonal mentén megduplázódik, másodpercenként 32 gigatranzakcióra (32 GT/s).
A specifikációk specifikációk, de az új interfész gyakorlati megvalósításához működő szilíciumra és blokkokra van szükség a külső vezérlőfejlesztők számára történő licenceléshez. Az egyik ilyen döntés tegnap és ma egy tajpeji konferencián az Astera Labs, a Synopsys és az Intel. Állítólag ez az első olyan átfogó megoldás, amely teljes mértékben készen áll a gyártásban való bevezetésre és az engedélyezésre.
A Tajvanon bemutatott platform az Intel gyártás előtti chipjét, a Synopsys DesignWare vezérlőt és a cég licenc alapján megvásárolható PCIe 5.0 fizikai rétegét, valamint az Astera Labs újratöltőit használja. Az időzítők olyan chipek, amelyek interferencia vagy gyenge jel esetén helyreállítják az óraimpulzusok integritását.
Elképzelhető, hogy ahogy az adatátvitel sebessége egy vonalon növekszik, a kommunikációs vonalak meghosszabbodásával a jel integritása nullára csökken. Például a PCIe 4.0 vonal specifikációi szerint az átviteli hatótávolság csatlakozók nélkül csak 30 cm. A PCIe 5.0 vonalnál ez a távolság még rövidebb lesz, és még ilyen távolságnál is szükséges időkapcsolók a vezérlő áramkörében. Az Astera Labsnak sikerült kifejlesztenie a PCIe 4.0 interfészben és a PCIe 5.0 interfész részeként is működő újrakapcsolókat, amit a konferencián bemutattak.
Forrás: 3dnews.ru